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参数资料
| 型号： | IDT71V30L25TF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/14页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 8KBIT 25NS 64TQFP |
| 标准包装： | 40 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 8K (1K x 8) |
| 速度： | 25ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 托盘 |
| 其它名称： | 71V30L25TF |
IDT71V30S/L
High-Speed 1K x 8 Dual-Port Static RAM with Interrupts
Industrial and Commercial Temperature Ranges
Truth Tables
Table I — Non-Contention Read/Write Control (4)
Left or Right Port
(1)
R/ W
X
X
L
H
H
CE
H
H
L
L
L
OE
X
X
X
L
H
D 0-7
Z
Z
DATA IN
DATA OUT
Z
Function
Port Disabled and in Power-Down Mode, I SB2 or I SB4
CE R = CE L = V IH , Power-Down Mode, I SB1 or I SB3
Data on Port Written Into Memory (2)
Data in Memory Output on Port (3)
High Impedance Outputs
NOTES:
1. A 0L – A 9L ≠ A 0R – A 9R .
2. If BUSY = L, data is not written.
3. If BUSY = L, data may not be valid, see t WDD and t DDD timing.
4. 'H' = V IH , 'L' = V IL , 'X' = DON’T CARE, 'Z' = HIGH IMPEDANCE
Table II — Interrupt Flag (1,4)
Left Port
Right Port
3741 tbl 13
R/ W L
L
X
X
X
CE L
L
X
X
L
OE L
X
X
X
L
A 9L -A 0L
3FF
X
X
3FE
INT L
X
X
L (3)
H (2)
R/ W R
X
X
L
X
CE R
X
L
L
X
OE R
X
L
X
X
A 9R -A 0R
X
3FF
3FE
X
INT R
L (2)
H (3 )
X
X
Function
Set Right INT R Flag
Reset Right INT R Flag
Set Left INT L Flag
Reset Left INT L Flag
NOTES :
1. Assumes BUSY L = BUSY R = V IH
2. If BUSY L = V IL , then No Change.
3. If BUSY R = V IL , then No Change.
4. 'H' = HIGH,' L' = LOW,' X' = DON’T CARE
Table III — Address BUSY Arbitration
3741 tbl 14
Inputs
Outputs
CE L
X
H
X
L
CE R
X
X
H
L
A OL -A 9L
A OR -A 9R
NO MATCH
MATCH
MATCH
MATCH
BUSY L (1)
H
H
H
(2)
BUSY R (1)
H
H
H
(2)
Function
Normal
Normal
Normal
Write Inhibit (3)
NOTES:
3741 tbl 15
1. Pins BUSY L and BUSY R are both outputs for IDT71V30. BUSY X outputs on the
IDT71V30 are non-tristatable push-pull.
2. 'L' if the inputs to the opposite port were stable prior to the address and enable inputs
of this port. 'H' if the inputs to the opposite port became stable after the address and
enable inputs of this port. If t APS is not met, either BUSY L or BUSY R = LOW will result.
BUSY L and BUSY R outputs can not be LOW simultaneously.
3. Writes to the left port are internally ignored when BUSY L outputs are driving LOW
regardless of actual logic level on the pin. Writes to the right port are internally ignored
when BUSY R outputs are driving LOW regardless of actual logic level on the pin.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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