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参数资料
| 型号： | IDT71V3557S80PFG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/28页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 80NS 100TQFP |
| 标准包装： | 72 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 80ns |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 71V3557S80PFG |
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IDT71V3557, IDT71V3559, 128K x 36, 256K x 18, 3.3V Synchronous SRAMs with
ZBT? Feature, 3.3V I/O, Burst Counter, and Flow-Through Outputs Commercial and Industrial Temperature Ranges
Read Operation with Clock Enable Used (1)
Cycle
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
Address
A 0
X
A 1
X
X
A 2
A 3
A 4
R/ W
H
X
H
X
X
H
H
H
ADV/ LD
L
X
L
X
X
L
L
L
CE 1 (2)
L
X
L
X
X
L
L
L
CEN
L
H
L
H
H
L
L
L
BW x
X
X
X
X
X
X
X
X
OE
X
X
L
L
L
L
L
L
I/O
X
X
Q 0
Q 0
Q 0
Q 1
Q 2
Q 3
Comments
AddressA 0 and Control meet setup
Clock n+1 Ignored
Address A 0 Read out, Load A 1
Clock Ignored. Data Q 0 is on the bus.
Clock Ignored. Data Q 0 is on the bus.
Address A 1 Read out, Load A 2
Address A 2 Read out, Load A 3
Address A 3 Read out, Load A 4
NOTES:
1. H = High; L = Low; X = Don’t Care; Z = High Impedance.
2. CE 2 timing transition is identical to CE 1 signal. CE 2 timing transition is identical but inverted to the CE 1 and CE 2 signals.
Write Operation with Clock Enable Used (1)
5282 tbl 17
Cycle
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
Address
A 0
X
A 1
X
X
A 2
A 3
A 4
R/ W
L
X
L
X
X
L
L
L
ADV/ LD
L
X
L
X
X
L
L
L
CE 1 (2)
L
X
L
X
X
L
L
L
CEN
L
H
L
H
H
L
L
L
BW x
L
X
L
X
X
L
L
L
OE
X
X
X
X
X
X
X
X
I/O
X
X
D 0
X
X
D 1
D 2
D 3
Comments
Address A 0 and Control meet setup.
Clock n+1 Ignored.
Write data D 0 , Load A 1 .
Clock Ignored.
Clock Ignored.
Write Data D 1 , Load A 2
Write Data D 2 , Load A 3
Write Data D 3 , Load A 4
5282 tbl 18
NOTES:
1. H = High; L = Low; X = Don’t Care; Z = High Impedance.
2. CE 2 timing transition is identical to CE 1 signal. CE 2 timing transition is identical but inverted to the CE 1 and CE 2 signals.
13
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