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参数资料
| 型号： | IDT71V3557SA80BGG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/28页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 80NS 119BGA |
| 产品变化通告： | Product Discontinuation 05/Nov/2008 |
| 标准包装： | 84 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 80ns |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 119-BGA |
| 供应商设备封装： | 119-PBGA（14x22） |
| 包装： | 托盘 |
| 其它名称： | 71V3557SA80BGG |
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IDT71V3557, IDT71V3559, 128K x 36, 256K x 18, 3.3V Synchronous SRAMs with
ZBT? Feature, 3.3V I/O, Burst Counter, and Flow-Through Outputs Commercial and Industrial Temperature Ranges
Device Operation - Showing Mixed Load, Burst,
Deselect and NOOP Cycles (2)
Cycle
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
n+8
n+9
n+10
n+11
n+12
n+13
n+14
n+15
n+16
n+17
n+18
n+19
Address
A 0
X
A 1
X
X
A 2
X
X
A 3
X
A 4
X
X
A 5
A 6
A 7
X
A 8
X
A 9
R/ W
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X
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ADV/ LD
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CE 1 (1)
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BW x
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I/O
D 1
Q 0
Q 0+1
Q 1
Z
Z
Q 2
Q 2+1
Z
D 3
D 3+1
D 4
Z
Z
D 5
Q 6
D 7
D 7+1
Q 8
Q 8+1
Comments
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Deselect or STOP
NOOP
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Deselect or STOP
NOOP
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5282 tbl 12
NOTES:
1. CE 2 timing transition is identical to CE 1 signal. CE 2 timing transition is identical but inverted to the CE 1 and CE 2 signals.
2. H = High; L = Low; X = Don't Care; Z = High Impedence.
11
6.42
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| IDT71V3557SA80BG8 | IC SRAM 4MBIT 80NS 119BGA |
相关代理商/技术参数 |
参数描述 |
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