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参数资料
| 型号： | IDT71V546S133PFGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/21页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 133MHZ 100TQFP |
| 标准包装： | 72 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 71V546S133PFGI |
IDT71V546, 128K x 36, 3.3V Synchronous SRAM with
ZBT ? Feature, Burst Counter and Pipelined Outputs
Interleaved Burst Sequence Table ( LBO =V DD )
Commercial and Industrial Temperature Ranges
Sequence 1
Sequence 2
Sequence 3
Sequence 4
A1
A0
A1
A0
A1
A0
A1
A0
First Address
Second Address
Third Address
0
0
1
0
1
0
0
0
1
1
0
1
1
1
0
0
1
0
1
1
0
1
0
1
Fourth Address
(1)
1
1
1
0
0
1
0
0
NOTE:
1. Upon completion of the Burst sequence the counter wraps around to its initial state and continues counting.
Linear Burst Sequence Table ( LBO =V SS )
3821 tbl 09
Sequence 1
Sequence 2
Sequence 3
Sequence 4
A1
A0
A1
A0
A1
A0
A1
A0
First Address
Second Address
Third Address
0
0
1
0
1
0
0
1
1
1
0
1
1
1
0
0
1
0
1
0
0
1
0
1
Fourth Address
(1)
1
1
0
0
0
1
1
0
NOTE:
1. Upon completion of the Burst sequence the counter wraps around to its initial state and continues counting.
Functional Timing Diagram (1)
3821 tbl 10
CYCLE
n+29
n+30
n+31
n+32
n+33
n+34
n+35
n+36
n+37
CLOCK
ADDRESS
(A0 - A16)
(2)
A29
A30
A31
A32
A33
A34
A35
A36
A37
(2)
CONTROL
(R /W, ADV/ LD , BW x)
C29
C30
C31
C32
C33
C34
C35
C36
C37
(2)
DATA
I/O [0:31], I/O P[1:4]
D/Q27
D/Q28
D/Q29
D/Q30
D/Q31
D/Q32
D/Q33
D/Q34
D/Q35
,
NOTE:
3821 drw 03
1. This assumes CEN , CE 1 , CE 2 , CE 2 are all true.
2. All Address, Control and Data_In are only required to meet set-up and hold time with respect to the rising edge of clock. Data_Out is valid after a clock-to-data
delay from the rising edge of clock.
7
6.42
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PDF描述 |
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