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参数资料
| 型号： | IDT71V632S7PFI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/19页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 2MBIT 7NS 100TQFP |
| 标准包装： | 144 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 |
| 存储容量： | 2M（64K x 32） |
| 速度： | 7ns |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 71V632S7PFI |
IDT71V632, 64K x 32, 3.3V Synchronous SRAM
with Pipelined Outputs and Single Cycle Deselect
Synchronous Write Function Truth Table (1)
Commercial and Industrial Temperature Ranges
W r i t e B y t e 1
W r i t e B y t e 2
Operation
R e a d
R e a d
W r i t e a l l B y t e s
W r i t e a l l B y t e s
( 2 )
( 2 )
W r i t e B y t e 3 ( 2 )
W r i t e B y t e 4 ( 2 )
G W
H
H
L
H
H
H
H
H
B W E
H
L
X
L
L
L
L
L
B W 1
X
H
X
L
L
H
H
H
B W 2
X
H
X
L
H
L
H
H
B W 3
X
H
X
L
H
H
L
H
B W 4
X
H
X
L
H
H
H
L
NOTES:
1. L = V IL , H = V IH , X = Don’t Care.
2. Multiple bytes may be selected during the same cycle.
Asynchronous Truth Table (1)
3 6 1 9 t b l 0 8
O p e r a t i o n ( 2 )
R e a d
R e a d
W r i t e
D e s e l e c t e d
S l e e p
O E
L
H
X
X
X
Z Z
L
L
L
L
H
I / O S t a t u s
D a t a O u t ( I / O 0 - I / O 3 1 )
H i g h - Z
H i g h - Z — D a t a I n ( I / O 0 - I / O 3 1 )
H i g h - Z
H i g h - Z
P o w e r
A c t i v e
A c t i v e
A c t i v e
S t a n d b y
S l e e p
NOTES:
1. L = V IL , H = V IH , X = Don’t Care.
2. Synchronous function pins must be biased appropriately to satisfy operation requirements.
Interleaved Burst Sequence Table ( LBO =V DD )
3 6 1 9 t b l 0 9
S e q u e n c e 1
S e q u e n c e 2
S e q u e n c e 3
S e q u e n c e 4
A 1
A 0
A 1
A 0
A 1
A 0
A 1
A 0
F i r s t A d d r e s s
S e c o n d A d d r e s s
T h i r d A d d r e s s
F o u r t h A d d r e s s ( 1 )
0
0
1
1
0
1
0
1
0
0
1
1
1
0
1
0
1
1
0
0
0
1
0
1
1
1
0
0
1
0
1
0
NOTE:
1. Upon completion of the Burst sequence the counter wraps around to its initial state.
Linear Burst Sequence Table ( LBO =V SS )
3 6 1 9 t b l 1 0
S e q u e n c e 1
S e q u e n c e 2
S e q u e n c e 3
S e q u e n c e 4
A 1
A 0
A 1
A 0
A 1
A 0
A 1
A 0
F i r s t A d d r e s s
S e c o n d A d d r e s s
T h i r d A d d r e s s
0
0
1
0
1
0
0
1
1
1
0
1
1
1
0
0
1
0
1
0
0
1
0
1
F o u r t h A d d r e s s
( 1 )
1
1
0
0
0
1
1
0
NOTE:
1. Upon completion of the Burst sequence the counter wraps around to its initial state.
7
6.42
3 6 1 9 t b l 1 1
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