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参数资料
| 型号： | IDT71V65903S85BGG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/26页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 85NS 119BGA |
| 标准包装： | 84 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 9M（512K x 18） |
| 速度： | 85ns |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 119-BGA |
| 供应商设备封装： | 119-PBGA（14x22） |
| 包装： | 托盘 |
| 其它名称： | 71V65903S85BGG |
IDT71V65703, IDT71V65903, 256K x 36, 512K x 18, 3.3V Synchronous ZBT? SRAMs with
3.3V I/O, Burst Counter, and Flow-Through Outputs Commercial and Industrial Temperature Ranges
Pin Configuration ? 256K x 36, 119 BGA
1
2
3
4
5
6
7
A
B
C
D
E
F
G
H
J
K
L
M
N
V DDQ
NC
NC
I/O 16
I/O 17
V DDQ
I/O 20
I/O 22
V DDQ
I/O 24
I/O 25
V DDQ
I/O 29
A 6
CE 2
A 7
I/O P3
I/O 18
I/O 19
I/O 21
I/O 23
V DD
I/O 26
I/O 27
I/O 28
I/O 30
A 4
A 3
A 2
V SS
V SS
V SS
BW 3
V SS
V DD(2)
V SS
BW 4
V SS
V SS
NC(3)
ADV/ LD
V DD
NC
CE 1
OE
A 17
R/ W
V DD
CLK
NC
CEN
A 1
A 8
A 9
A 12
V SS
V SS
V SS
BW 2
V SS
V SS(1)
V SS
BW 1
V SS
V SS
A 16
CE 2
A 15
I/O P2
I/O 13
I/O 12
I/O 11
I/O 9
V DD
I/O 6
I/O 4
I/O 3
I/O 2
V DDQ
NC
NC
I/O 15
I/O 14
V DDQ
I/O 10
I/O 8
V DDQ
I/O 7
I/O 5
V DDQ
I/O 1
P
R
T
U
I/O 31
NC
NC
V DDQ
I/O P4
A 5
NC
DNU (4)
V SS
LBO
A 10
DNU (4)
A 0
V DD
A 11
DNU (4)
V SS
V SS(1)
A 14
DNU (4)
I/O P1
A 13
NC
DNU (4)
I/O 0
NC
ZZ
V DDQ
,
Top View
Pin Configuration ? 512K x 18, 119 BGA
5298 drw 13a
1
2
3
4
5
6
7
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
V DDQ
NC
NC
I/O 8
NC
V DDQ
NC
I/O 11
V DDQ
NC
I/O 13
V DDQ
I/O 15
NC
NC
A 6
CE2
A 7
NC
I/O 9
NC
I/O 10
NC
V DD
I/O 12
NC
I/O 14
NC
I/O P2
A 5
A 4
A 3
A 2
V SS
V SS
V SS
BW 2
V SS
V DD(2)
V SS
V SS
V SS
V SS
V SS
LBO
NC(3)
ADV/ LD
V DD
NC
CE 1
OE
A 18
R/ W
V DD
CLK
NC
CEN
A 1
A 0
V DD
A 8
A 9
A 13
V SS
V SS
V SS
V SS
V SS
V SS(1)
V SS
BW 1
V SS
V SS
V SS
V SS(1)
A 16
CE 2
A 17
I/O
NC
I/O
NC
I/O
V DD
NC
I/O
NC
I/O
NC
A 12
V DDQ
NC
NC
NC
I/O
V DDQ
I/O
NC
V DDQ
I/O
NC
V DDQ
NC
I/O
NC
T
U
NC
V DDQ
A 10
DNU (4)
A 15
DNU (4)
NC
DNU (4)
A 14
DNU (4)
A 11
DNU (4)
ZZ
V DDQ
,
Top View
5298 drw 13b
NOTES:
1. R5 and J5 do not have to be directly connected to V SS as long as the input voltage is < V IL.
2. J3 does not have to be connected directly to V DD as long as the input voltage is ≥ V IH .
3. A4 is reserved for future 16M.
4. DNU = Do not use; Pin U2, U3, U4, U5 and U6 are reserved for respective JTAG pins: TMS, TDI, TCK, TDO and TRST . The current die revision allows
these pins to be left unconnected, tied LOW (V SS ), or tied HIGH (V DD ).
7
6.42
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