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参数资料
| 型号： | IDT723631L15PQF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/21页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 512X36 132-PQFP |
| 标准包装： | 36 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 18.4K（512 x 36） |
| 数据速率： | 67MHz |
| 访问时间： | 15ns |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 132-BQFP 缓冲式 |
| 供应商设备封装： | 132-PQFP（24.13x24.13） |
| 包装： | 托盘 |
| 其它名称： | 723631L15PQF |
14
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT723631/723641/723651 CMOS SyncFIFO
512 x 36, 1,024 x 36 and 2,048 x 36
Figure 4. Programming the Almost-Full Flag and Almost-Empty Flag Offset Values Serially
Figure 6. FIFO Read Cycle Timing
NOTE:
1. It is not necessary to program Offset register bits on consecutive clock cycles. FIFO write attempts are ignored until IR is set HIGH.
Figure 5. FIFO Write Cycle Timing
CLKA
RST
IR
FS1/SEN
FS0/SD
4
AF Offset
(Y) MSB
AE Offset
(X) LSB
3023 drw07
tFSS
tFSH
tSPH
tSENS
tSENH
tSDS
tSDH
tSENS
tSENH
tSDS
tSDH
tPIR
CLKA
IR
ENA
MBA
CSA
W/RA
tCLKH
tCLKL
tCLK
tENS2
tENS1
tENH2
tENH1
tENS1
tENH1
tENS1
3023 drw08
A0 - A35
tDS
tDH
W1
W2
No Operation
HIGH
3023 drw09
CLKB
OR
ENB
B0 - B35
MBB
CSB
W/RB
tCLK
tCLKH
tCLKL
tENS1
tA
tMDV
tEN
tA
tENS1
tENH1
tENS1
tENH1
W1
W2
W3
tENH1
tDIS
No Operation
HIGH
相关PDF资料 |
PDF描述 |
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| V48B28M250B3 | CONVERTER MOD DC/DC 28V 250W |
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相关代理商/技术参数 |
参数描述 |
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