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参数资料
| 型号： | IDT723631L15PQF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/21页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 512X36 132-PQFP |
| 标准包装： | 36 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 18.4K（512 x 36） |
| 数据速率： | 67MHz |
| 访问时间： | 15ns |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 132-BQFP 缓冲式 |
| 供应商设备封装： | 132-PQFP（24.13x24.13） |
| 包装： | 托盘 |
| 其它名称： | 723631L15PQF |
16
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT723631/723641/723651 CMOS SyncFIFO
512 x 36, 1,024 x 36 and 2,048 x 36
Figure 9. Timing for
AE
AE when FIFO is Almost-Empty
Figure 8. IR Flag Timing and First Available Write when the FIFO is Full
NOTE:
1. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for IR to transition HIGH in the next CLKA cycle. If the time between the rising CLKB edge
and rising CLKA edge is less than tSKEW1, then IR may transition HIGH one CLKA cycle later than shown.
NOTES:
1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for
AE to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge
and rising CLKB edge is less than tSKEW2, then
AE may transition HIGH one CLKB cycle later than shown.
2. FIFO write (
CSA = LOW, W/RA = HIGH, MBA = LOW), FIFO read (CSB = LOW, W/RB = HIGH, MBB = LOW).
CSB
OR
W/RB
MBB
ENB
B0 -B35
CLKB
IR
CLKA
CSA
W/RA
A0 - A35
MBA
ENA
3023 drw11
12
tCLK
tCLKH
tCLKL
tENS1
tENH1
tA
tSKEW1
tCLK
tCLKH
tCLKL
tPIR
tENS2
tENS1
tDS
tENH2
tENH1
tDH
Previous Word in FIFO Output Register
Next Word From FIFO
LOW
HIGH
LOW
HIGH
LOW
HIGH
(1)
FIFO Full
Write
AE
CLKA
ENB
ENA
CLKB
3023 drw12
2
1
tENS1
tENH1
tSKEW2
tPAE
tENS1
tENH1
X Word in FIFO
(X+1) Words in FIFO
(1)
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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