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参数资料
| 型号： | IDT723673L12PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/29页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 8192X36 128QFP |
| 标准包装： | 36 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 288K（8K x 36） |
| 数据速率： | 83MHz |
| 访问时间： | 12ns |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 128-LQFP |
| 供应商设备封装： | 128-TQFP（14x20） |
| 包装： | 托盘 |
| 其它名称： | 723673L12PF |
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17
COMMERCIALTEMPERATURERANGE
IDT723653/723663/723673 CMOS SyncFIFOTM WITH BUS-MATCHING
2,048 x 36 x 2, 4,096 x 36 x 2 and 8,192 x 36 x 2
Figure 6. Serial Programming of the Almost-Full Flag and Almost-Empty Flag Offset Values after Reset
(IDT Standard and FWFT Modes)
NOTE:
1.
CSA = LOW, W/RA = HIGH, MBA = LOW.
Figure 5. Parallel Programming of the Almost-Full Flag and Almost-Empty Flag Offset Values after Reset
(IDT Standard and FWFT Modes)
NOTES:
1. It is not necessary to program offset register bits on consecutive clock cycles. FIFO write attempts are ignored until
FF/IR is set HIGH.
2. Programmable offsets are written serially to the SD input in the order
AF offset (Y) and AE offset (X).
5610 drw 07
CLKA
RS1
FF/IR
A0-A35
FS1,FS0
ENA
tFSH
tWFF
tENH
tENS2
tDS
tDH
4
0,0
AF Offset
(Y)
AE Offset
(X)
First Word to FIFO1
tFSH
tFSS
FS2
tFSS
1
2
CLKA
FF/IR
tSENS
tSENH
FS0/SD(2)
tSPH
tSENS
tSENH
tFSS
tWFF
FS1/SEN
AE Offset
(X) LSB
tSDS
tSDH
tSDS
tSDH
AF Offset
(Y) MSB
RS1
4
tFSS
tFSH
FS2
5610 drw 08
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