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参数资料
| 型号： | IDT72605L50J8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 3/17页 |
| 文件大小： | 0K |
| 描述： | IC FIFO BI SYNC 256X18 68-PLCC |
| 标准包装： | 250 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 9.2K（512 x 18） |
| 访问时间： | 50ns |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24x24） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72605L50J8 |
11
IDT72605/72615 CMOS SYNCBiFIFO
256 x 18x 2 and 512 x 18 x 2
INDUSTRIALTEMPERATURERANGE
VALID DATA
tSKEW1
NO WRITE OPERATION
CLKB
ENB
R/
WB
EFBA
DB0-DB17
CLKA
NO OPERATION
tEF
tCS
tCH
tCLKL
tCLKH
tCLK
OEB
tA
WRITE
tOE
tOLZ
tOHZ
2704 drw 10
(First Valid Write)
(1)
tSKEW1
CLKA
ENB
R/
WA
EFAB
DB0-DB17
CLKB
tEF
tCS
OEB
tA
tOE
tOLZ
R/
WB
DA0-DA17
CSA, ENA
A0, A1, A2
tA
tFRL
tCS
D0
D1
D2
D3
D0
tDS
2704 drw 11
Figure 7. Port B (A
→
→B) Read Timing
NOTE:
1. When tSKEW1
≥ minimum specification, tFRL(Max.) = tCLK + tSKEW1
tSKEW1 < minimum specification, tFRL(Max.) = 2tCLK + tSKEW1 or tCLK + tSKEW1
The Latency Timing applies only at the Empty Boundary (EF = LOW).
Figure 8. A
→
→B First Data Word Latency after Reset for Simultaneous Read and Write
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