参数资料
型号: IDT72825LB15PFI
厂商: IDT, Integrated Device Technology Inc
文件页数: 5/26页
文件大小: 0K
描述: IC FIFO SYNC DL 1024X18 128TQFP
标准包装: 72
系列: 7200
功能: 同步
存储容量: 18.4K(1K x 18)
数据速率: 67MHz
访问时间: 15ns
电源电压: 4.5 V ~ 5.5 V
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 128-LQFP
供应商设备封装: 128-TQFP(14x20)
包装: 托盘
其它名称: 72825LB15PFI
13
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72805LB/72815LB/72825LB/72835LB/72845LB CMOS Dual SyncFIFOTM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
JANUARY 13, 2009
Figure 7. Read Cycle Timing with Single Register-Buffered EF (IDT Standard Mode)
NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF will go HIGH during the current clock cycle. If the time between the rising edge
of WCLK and the rising edge of RCLK is less than tSKEW1, then
EF may not change state until the next RCLK edge.
2. Select this mode by setting (
FL, RXI, WXI) = (0,0,0), (0,1,1), (1,0,0) or (1,1,1) during Reset.
Figure 8. First Data Word Latency with Single Register-Buffered EF (IDT Standard Mode)
NO OPERATION
RCLK
REN
EF
tCLK
tCLKH
tCLKL
tENS
tENH
tREF
VALID DATA
tA
tOLZ
tOE
tOHZ
Q0 - Q17
OE
WCLK
WEN
tSKEW1
(1)
3139 drw 07
WCLK
D0 - D17
WEN
RCLK
EF
Q0 - Q17
REN
tDS
tSKEW1
tENS
tREF
tA
0
12
3
D
DDD
01
DD
(first valid write)
tOE
tOLZ
OE
tA
tFRL
(1)
D4
tENS
3139 drw 08
NOTES:
1. When tSKEW1 minimum specification, tFRL (maximum) = tCLK + tSKEW1. When tSKEW1 < minimum specification, tFRL (maximum) = either 2*tCLK + tSKEW1 or tCLK + tSKEW1. The Latency Timing
applies only at the Empty Boundary (
EF = LOW).
2. The first word is available the cycle after
EF goes HIGH, always.
3. Select this mode by setting (
FL, RXI, WXI) = (0,0,0), (0,1,1), (1,0,0) or (1,1,1) during Reset.
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PDF描述
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