参数资料
型号: IDT72T18125L5BBI
厂商: IDT, Integrated Device Technology Inc
文件页数: 31/55页
文件大小: 0K
描述: IC FIFO 524X18 2.5V 5NS 240BGA
标准包装: 1
系列: 72T
功能: 异步,同步
存储容量: 9M(512K x 18)
数据速率: 10MHz
访问时间: 5ns
电源电压: 2.375 V ~ 2.625 V
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 240-BGA
供应商设备封装: 240-PBGA(19x19)
包装: 托盘
其它名称: 72T18125L5BBI
800-2331
IDT72T18125L5BBI-ND
37
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSync 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
FEBRUARY 10, 2009
Figure 13. Read Cycle and Read Chip Select (IDT Standard Mode)
RCLK
REN
1
2
5909 drw 17
RCS
Q0 - Qn
WCLK
WEN
Dn
tENS
LAST DATA
Dx
tENS
EF
tA
tREF
tRCSLZ
LAST DATA-1
tRCSHZ
tRCSLZ
tA
tRCSHZ
tSKEW1
(1)
tENH
tENS
tDH
tDS
tENH
NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF will go HIGH (after one RCLK cycle plus tREF). If the time between the
rising edge of WCLK and the rising edge of RCLK is less than tSKEW1, then
EF deassertion may be delayed one extra RCLK cycle.
2.
LD = HIGH.
3. First data word latency = tSKEW1 + 1*TRCLK + tREF.
4.
OE is LOW.
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