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参数资料
| 型号： | IDT72T18125L5BBI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 39/55页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 524X18 2.5V 5NS 240BGA |
| 标准包装： | 1 |
| 系列： | 72T |
| 功能： | 异步，同步 |
| 存储容量： | 9M（512K x 18） |
| 数据速率： | 10MHz |
| 访问时间： | 5ns |
| 电源电压： | 2.375 V ~ 2.625 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 240-BGA |
| 供应商设备封装： | 240-PBGA（19x19） |
| 包装： | 托盘 |
| 其它名称： | 72T18125L5BBI 800-2331 IDT72T18125L5BBI-ND |
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44
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSync 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
FEBRUARY 10, 2009
Figure 20. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTES:
1. x9 to x9 mode: X =12 for the IDT72T1845, X = 13 for the IDT72T1855, X = 14 for the IDT72T1865, X = 15 for the IDT72T1875, X = 16 for the IDT72T1885, X = 17 for the IDT72T1895,
X = 18 for the IDT72T18105, X = 19 for the IDT72T18115 and X = 20 for the IDT72T18125.
2. All other modes: X=11 for the IDT72T1845, X = 12 for the IDT72T1855, X = 13 for the IDT72T1865, X = 14 for the IDT72T1875, X = 15 for the IDT72T1885 and X = 16 for the IDT72T1895,
X = 17 for the IDT72T18105, X = 18 for the IDT72T18115 and X = 19 for the IDT72T18125.
SCLK
SEN
SI
5909 drw24
LD
EMPTY OFFSET
FULL OFFSET
BIT X
(1)
tSENS
tLDS
tSDS
tSENH
tLDS
BIT X
(1)
BIT 1
tENH
tLDH
tSDH
tSCLK
tSCKH
tSCKL
BIT 1
NOTES:
1.
OE = LOW.
2. The timing diagram illustrates reading of offset registers with an output bus width of 18 bits.
3. The offset registers cannot be read on consecutive RCLK cycles. The read must be disabled (
REN = HIGH) for a minimum of one RCLK cycle in between register accesses.
Figure 22. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
Figure 21. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTES:
1. This timing diagram is based on programming with a x18 bus width.
2. Overwrites previous offset value.
WCLK
LD
WEN
D0 - D17
5909 drw25
tLDS
tENS
PAE OFFSET
tDS
tDH
tLDH
tENH
tCLK
tCLKH
tCLKL
PAF OFFSET
PAE(2) OFFSET
PAF(2) OFFSET
tDH
tDS
tLDH
tENH
RCLK
LD
REN
Q0 - Q17
DATA IN OUTPUT REGISTER
PAE OFFSET VALUE
PAF OFFSET VALUE
5909 drw26
tLDH
tENH
tCLK
tCLKL
tCLKH
tA
tLDS
tLDH
tLDS
tLDH
tLDS
tENS
tENH
tENS
tENH
tENS
tA
PAE OFFSET
tA
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