参数资料
型号: IDT72V2105L15PF
厂商: IDT, Integrated Device Technology Inc
文件页数: 16/26页
文件大小: 0K
描述: IC FIFO SUPERSYNCII 15NS 64-TQFP
标准包装: 45
系列: 72V
功能: 同步
存储容量: 4.7Mb(262k x 18)
访问时间: 15ns
电源电压: 3 V ~ 3.6 V
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 64-LQFP
供应商设备封装: 64-TQFP(14x14)
包装: 托盘
其它名称: 72V2105L15PF
23
COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES
IDT72V295/72V2105 3.3V HIGH DENSITY CMOS
SUPERSYNC FIFOTM 131,072 x 18, 262,144 x 18
NOTES:
1. For IDT Standard mode: D = maximum FIFO depth. D = 131,072 for the IDT72V295 and 262,144 for the IDT72V2105.
2. For FWFT mode: D = maximum FIFO depth. D = 131,073 for the IDT72V295 and 262,145 for the IDT72V2105.
NOTES:
1. n =
PAE offset.
2. For IDT Standard mode
3. For FWFT mode.
4. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
PAE will go HIGH (after one RCLK cycle plus tPAE). If the time between the rising edge of
WCLK and the rising edge of RCLK is less than tSKEW2, then the
PAE deassertion may be delayed one extra RCLK cycle.
5.
PAE is asserted and updated on the rising edge of WCLK only.
Figure 18. Half-Full Flag Timing (IDT Standard and FWFT Modes)
Figure 17. Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
WCLK
tENH
tCLKH
tCLKL
WEN
PAE
RCLK
tENS
n words in FIFO (2),
n+1 words in FIFO (3)
tPAE
tSKEW2
(4)
tPAE
12
REN
4668 drw 20
tENS
tENH
n+1 words in FIFO (2),
n+2 words in FIFO (3)
n words in FIFO (2),
n+1 words in FIFO (3)
WCLK
tENS
tENH
WEN
HF
tENS
tHF
RCLK
tHF
REN
4668 drw 21
tCLKL
tCLKH
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D -1
2
D/2 + 1 words in FIFO
(1),
[
+ 2
] words in FIFO(2)
D-1
2
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D-1
2
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