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参数资料
| 型号： | IDT72V215L20PF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/25页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 512X18 20NS 64-TQFP |
| 标准包装： | 750 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 9.2K（512 x 18） |
| 数据速率： | 50MHz |
| 访问时间： | 20ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72V215L20PF8 |
14
IDT72V205/72V215/72V225/72V235/72V245 3.3V CMOS SyncFIFOTM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
MARCH 2013
Figure 13. Asynchronous Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
Figure 11. Write Programmable Registers (IDT Standard and FWFT Modes)
Figure 12. Read Programmable Registers (IDT Standard Mode)
NOTES:
1. n = PAE offset.
2. For IDT Standard Mode.
3. For FWFT Mode.
4. PAE is asserted LOW on RCLK transition and reset to HIGH on WCLK transition.
5. Select this mode by setting (FL, RXI, WXI) = (0,0,0), (0,0,1), (0,1,0), (0,1,1) or (1,1,1) during Reset.
WCLK
tCLKH
tCLKL
tENS
tENH
WEN
PAE
tENS
tPAEA
n + 1 words in FIFO(2),
n+2wordsinFIFO(3)
n words in FIFO(2),
n + 1 words in FIFO(3)
RCLK
tPAEA
REN
4294 drw 13
n words in FIFO(2),
n + 1 words in FIFO(3)
RCLK
tCLKH
tCLKL
tCLK
tENS
tENH
LD
REN
Q0 - Q15
PAE OFFSET
PAF OFFSET
PAE OFFSET
UNKNOWN
tA
tENS
4294 drw 12
WCLK
tCLKH
tCLKL
tCLK
tENS
tENH
LD
WEN
D0 - D15
tDS
tDH
PAE OFFSET
PAF OFFSET
D0 - D11
PAE OFFSET
tENS
4294 drw 11
相关PDF资料 |
PDF描述 |
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参数描述 |
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