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参数资料
| 型号： | IDT72V291L10TFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 26/26页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SS 32768X36 10NS 64QFP |
| 标准包装： | 1,250 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 1.1M（32K x 36） |
| 数据速率： | 100MHz |
| 访问时间： | 10ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72V291L10TFG8 |
9
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V281/72V291 3.3V CMOS SUPERSYNC FIFOTM
65,536 x 9 and 131,072 x 9
Figure 4. Programmable Flag Offset Programming Sequence
Figure 3. Offset Register Location and Default Values
NOTES:
1. The programming method can only be selected at Master Reset.
2. Parallel reading of the offset registers is always permitted regardless of which programming method has been selected.
3. The programming sequence applies to both IDT Standard and FWFT modes.
WCLK
RCLK
X
XX
X
XX
4513 drw 07
LD
0
X
1
0
WEN
0
1
0
X
1
REN
1
0
1
X
0
1
X
SEN
1
X
0
Parallel write to registers:
Empty Offset (LSB)
Full Offset (LSB)
Full Offset (MSB)
Parallel read from registers:
Empty Offset (LSB)
Empty Offset (MSB)
Full Offset (LSB)
Full Offset (MSB)
No Operation
Write Memory
Read Memory
No Operation
Empty Offset (MSB)
Serial shift into registers:
32 bits for the 72V281
Full Offset (LSB)
Parallel read from registers:
Empty Offset (LSB)
Empty Offset (MSB)
Full Offset (LSB)
Full Offset (MSB)
No Operation
Write Memory
Read Memory
No Operation
Serial shift into registers:
Empty Offset (Mid-Byte)
Full Offset (Mid-Byte)
1 bit for each rising WCLK edge
Starting with Empty Offset (LSB)
Ending with Full Offset (MSB)
Parallel write to registers:
Empty Offset (LSB)
Full Offset (MSB)
Full Offset (Mid-Byte)
Empty Offset (Mid-Byte)
Empty Offset (MSB)
34 bits for the 72V291
1 bit for each rising WCLK edge
Starting with Empty Offset (LSB)
Ending with Full Offset (MSB)
72V281
72V291
EMPTY OFFSET (LSB) REGISTER
87
0
72V281 (65,536 x 9BIT)
FULL OFFSET (LSB) REGISTER
8
7
0
FULL OFFSET (MSB) REGISTER
87
0
DEFAULT VALUE
7FH if
LD is LOW at Master Reset
FFH if
LD is HIGH at Master Reset
DEFAULT VALUE
00H if
LD is LOW at Master Reset
03H if
LD is HIGH at Master Reset
DEFAULT VALUE
7FH if
LD is LOW at Master Reset
FFH if
LD is HIGH at Master Reset
EMPTY OFFSET (MSB) REGISTER
87
0
DEFAULT VALUE
00H if
LD is LOW at Master Reset
03H if
LD is HIGH at Master Reset
EMPTY OFFSET (LSB) REGISTER
87
0
72V291 (131,072 x 9BIT)
FULL OFFSET (LSB) REGISTER
87
0
FULL OFFSET (MID-BYTE) REGISTER
8
7
0
DEFAULT VALUE
7FH if
LD is LOW at Master Reset
FFH if
LD is HIGH at Master Reset
DEFAULT VALUE
7FH if
LD is LOW at Master Reset
FFH if
LD is HIGH at Master Reset
DEFAULT VALUE
00H if
LD is LOW at Master Reset
03H if
LD is HIGH at Master Reset
EMPTY OFFSET (MID-BYTE) REGISTER
87
0
DEFAULT VALUE
00H if
LD is LOW at Master Reset
03H if
LD is HIGH at Master Reset
81
0
0H
80
1
DEFAULT
0H
DEFAULT
EMPTY OFFSET
(MSB) REGISTER
FULL OFFSET
(MSB) REGISTER
4513 drw 06
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