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参数资料
| 型号： | IDT79RC32H434-300BCGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 10/53页 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT CORE 300MHZ 256-BGA |
| 标准包装： | 90 |
| 系列： | Interprise™ |
| 处理器类型： | MIPS32 32-位 |
| 速度： | 300MHz |
| 电压： | 1.2V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 托盘 |
| 其它名称： | 79RC32H434-300BCGI |
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January 19, 2006
IDT RC32434
Figure 4 COLD Reset Operation with External Boot Configuration Vector AC Timing Waveform
Note: For a diagram showing the COLD Reset Operation with Internal Boot Configuration Vector, see Figure 3.6 in the RC32434 User
Reference Manual.
1
1.
EXTBCV is asserted (i.e., pulled-up). COLDRSTN is asserted by external logic. The RC32434 responds by immediately tri-stating the bottom
16-bits of the memory and peripheral address bus (MADDR[15:0]), driving the remaining address bus signals (i.e., MADDR[21:16]), and
asserting RSTN. EXTCLK is undefined at this point.
2.
External logic drives the boot configuration vector on MADDR[15:0].
3.
External logic negates COLDRSTN and tri-states the boot configuration vector on MADDR[15:0]. In response, the RC32434 stops sampling
the boot configuration vector and retains the boot configuration vector value seen two clock cycles earlier (i.e., the value on the MADDR[15:0]
lines two rising edges of CLK earlier). Within 16 CLK clock cycles after COLDRSTN is sampled negated, the RC32434 begins driving
MADDR[15:0].
4.
The RC32434 waits for the PLL to stabilize.
5.
The RC32434 then begins generating EXTCLK.
6.
After at least 4000 CLK clock cycles, the RC32434 tri-states RSTN.
7.
At least 4000 CLK clock cycles after negating RSTN, the RC32434 samples RSTN. If RSTN is negated, cold reset has completed and the
RC32434 CPU begins executing by taking MIPS reset exception.
CLK
COLDRSTN
RSTN
MADDR[15:0]
MADDR[21:16]
2
EXTCLK
3
4
5
6
EXTBCV
≥ 4000 CLK
clock cycles
Boot Configuration Vector
Driven
*
* COLDRSTN sampled negated(high) by the RC32434
≥ 4000 CLK
clock cycles
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