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参数资料
| 型号： | IDT82V2058DA |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | OCTAL E1 SHORT HAUL LINE INTERFACE UNIT |
| 中文描述： | DATACOM, PCM TRANSCEIVER, PQFP144 |
| 封装： | TQFP-144 |
| 文件页数： | 84/375页 |
| 文件大小： | 2430K |
| 代理商： | IDT82V2058DA |
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IDT82P2281
SINGLE T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
73
October 7, 2003
3.20.2
HDLC TRANSMITTER
The HDLC Transmitter inserts the data into the selected position to
form HDLC or SS7 packet data stream.
3.20.2.1
HDLC Channel Configuration
In T1/J1 mode ESF & T1 DM formats, three HDLC Transmitters
(#1, #2 & #3) are provided for HDLC insertion to the data stream to be
transmitted. In T1/J1 mode SF & SLC-96 formats, two HDLC Transmit-
ters (#2 & #3) are provided for HDLC insertion. In E1 mode, three HDLC
Transmitters (#1, #2 & #3) are provided for HDLC insertion. Except in
T1/J1 mode ESF & T1 DM formats, the HDLC channel of HDLC Trans-
mitter #1 is fixed in the DL bit (in ESF format) and D bit in CH24 (in T1
DM format) respectively (refer to Table 13 & Table 14), the other HDLC
channel is configured as the follows:
1. Set the EVEN bit and/or the ODD bit to select the even and/or
odd frames;
2. Set the TS[4:0] bits to define the channel/timeslot of the
assigned frame;
3. Set the BITEN[7:0] bits to select the bits of the assigned channel/
timeslot.
Then all the functions of the HDLC Transmitter will be enabled only
if the corresponding TDLEN bit is set to ‘1’.
3.20.2.2
Two HDLC Modes
Two modes are selected by the THDLCM bit in the HDLC Transmit-
ter. The two modes are: HDLC mode (per Q.921) and SS7 (per Q.703).
3.20.2.2.1
A FIFO buffer is used to store the HDLC data written in the
DAT[7:0] bits. The FIFO depth is 128 bytes. When it is full, it will be indi-
cated by the FUL bit. When it is empty, it will be indicated by the EMP bit.
If an entire HDLC packet is stored in the FIFO indicated by the
EOM bit, or if the data in the FIFO exceeds the upper threshold set by
the HL[1:0] bits, the data in the FIFO will be transmitted. The opening
flag (‘01111110’) will be prepended before the data automatically. The
transmission will not stop until the entire HDLC data are transmitted.
Then the 2-byte FCS and the closing flag (‘01111110’) will be added to
the end of the HDLC data automatically. During the HDLC data trans-
mission, a zero is stuffed automatically into the serial output data if there
are five consecutive ’One’s ahead.
The abort sequence (‘01111111’) will be inserted to the HDLC
packet anytime when the ABORT bit is set. Or when the FIFO is empty
and the transmitted last byte is not the end of the current HDLC packet,
the abort sequence will be transmitted automatically.
If the TDLEN bit is enabled and there is no HDLC packet in the
FIFO to be transmitted, the 7E (Hex) flag will always be transmitted.
HDLC Mode
3.20.2.2.2
A FIFO buffer is used to store the SS7 data written in the DAT[7:0]
bits. The FIFO depth is 128 bytes. When it is full, it will be indicated by
the FUL bit. When it is empty, it will be indicated by the EMP bit.
If an entire SS7 packet is stored in the FIFO indicated by the EOM
bit, or if the data in the FIFO exceeds the upper threshold set by the
HL[1:0] bits, the data in the FIFO will be transmitted. The opening flag
(‘01111110’) will be prepended before the data automatically. The trans-
mission will not stop until the entire SS7 data are transmitted. Then the
2-byte FCS and the closing flag (‘01111110’) will be added to the end of
the SS7 data automatically. During the SS7 data transmission, a zero is
stuffed automatically into the serial output data if there are five consecu-
tive ’One’s ahead.
The abort sequence (‘01111111’) will be inserted to the SS7 packet
anytime when the ABORT bit is set. Or when the FIFO is empty and the
last transmitted byte is not the end of the current SS7 packet, the abort
sequence will be transmitted automatically.
When the FIFO is empty, if less than 16 bytes are written into the
FIFO and the XREP bit is set to ‘1’, these bytes in the FIFO will be trans-
mitted repeatedly with the opening flag, FCS and closing flag, until the
XREP bit is disabled and the current packet transmission is finished.
However, during the cyclic transmission period, the data written into the
FIFO will not be transmitted.
If the AUTOFISU bit is set and there is no data in the FIFO to be
transmitted, the 7E (Hex) flags will be transmitted N times (the ‘N’ is
determined by the FL[1:0] bits), then the FISU packet will be transmitted
(refer to Figure 14) with the BSN and FSN the same as the last transmit-
ted packet.
If the TDLEN bit is enabled and there is no SS7 packet in the FIFO
to be transmitted, the 7E (Hex) flag will always be transmitted.
SS7 Mode
Table 51: Related Bit / Register In Chapter 3.20.2.1
Bit
Register
Address (Hex)
EVEN
ODD
TS[4:0]
THDLC1 Assignment (E1
only) / THDLC2 Assign-
ment / THDLC3 Assignment
085(E1 only) / 086 / 087
BITEN[7:0]
THDLC1 Bit Select (E1
only) / THDLC2 Bit Select /
THDLC3 Bit Select
088 (E1 only) / 089 / 08A
TDLEN3
TDLEN2
TDLEN1
THDLC Enable Control
084
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