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参数资料
型号： IDTSSTUB32866BHLF
厂商： IDT, Integrated Device Technology Inc
文件页数： 15/28页
文件大小： 0K
描述： IC BUFFER 25BIT CONF REG 96LFBGA
标准包装： 270
应用： DDR2 RDIMM
接口： 差分
电源电压： 1.7 V ~ 1.9 V
封装/外壳： 96-LFBGA
供应商设备封装： 96-CABGA（13.5x5.5）
包装： 托盘
安装类型： 表面贴装
产品目录页面： 1254 (CN2011-ZH PDF)
其它名称： 800-1779
SSTUB32866BHLF
22
ICSSSTUB32866B
Advance Information
1165A—3/21/07
Switching Characteristics
(over recommended operating free-air temperature range, unless otherwise noted)
Symbol
Parameter
Measurement
Conditions
MIN
MAX
Units
fmax
Max input clock frequency
410
MHz
tPDM
Propagation delay, single
bit switching
CK
↑ to CK↓ QN
1.1
1.9
ns
tPD
Propagation delay
CK
↑ to CK↓ to PPO
0.5
1.8
ns
tLH
Low to High propagation
delay
1.2
3
ns
tHL
High to low propagation
delay
12.4
ns
tPDMSS
Propagation delay
simultaneous switching
CK
↑ to CK↓ QN
-
2
ns
tPHL
High to low propagation
delay
RESET ↓ to QN↓
3ns
tPHL
High to low propagation
delay
RESET ↓ to PPO↓
3ns
tPLH
Low to High propagation
delay
RESET ↓ to QERR↑
3ns
2. Guaranteed by design, not 100% tested in production.
CK
↑ to CK↓ to QERR
Timing Requirements
(over recommended operating free-air temperature range, unless otherwise noted)
MIN
MAX
fclock
Clock frequency
410
MHz
tW
Pulse duration, CK,
CK HIGH or LOW
1
ns
tACT
Differential inputs active time (See Notes 1 and 2)
10
ns
tINACT
Differential inputs inactive time (See Notes 1 and 3)
15
ns
tsu
Setup time
DCS before CK↑, CK↓,
CSR high; CSR before CK↑,
CK
↓, DCS high
0.8
ns
tsu
Setup time
DCS before CK↑, CK↓,
CSR low
0.5
ns
tsu
Setup time
DODT, DCKE and data before
CK
↑, CK↓
0.5
ns
tsu
Setup time
PAR_IN before CK
↑, CK↓
0.5
ns
Hold time
DCS, DODT, DCKE and Q
after CK
↑, CK↓
0.4
ns
Hold time
PAR_IN after CK
↑, CK↓
0.4
ns
1 - Guaranteed by design, not 100% tested in production.
2 - For data signal input slew rate of 1V/ns.
4 - CLK/
CLK signal input slew rate of 1V/ns.
SYMBOL
Notes:
tH
3 - For data signal input slew rate of 0.5V/ns and < 1V/ns.
VDD = 1.8V ±0.1V
UNITS
PARAMETERS
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参数描述
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