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参数资料
| 型号： | IPR-NIOS |
| 厂商： | Altera |
| 文件页数： | 30/288页 |
| 文件大小： | 0K |
| 描述： | IP NIOS II MEGACORE RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 许可证： | 续用许可证 |
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2–14
Chapter 2: Processor Architecture
Memory and I/O Organization
Byte-enable signals on the master port specify which of the four byte-lane(s) to write
during store operations. When the Nios II core is configured with a data cache line
size greater than four bytes, the data master port supports pipelined Avalon-MM
transfers. When the data cache line size is only four bytes, any memory pipeline
latency is perceived by the data master port as wait states. Load and store operations
can complete in a single clock cycle when the data master port is connected to
zero-wait-state memory.
The Nios II architecture supports on-chip cache memory for improving average data
The Nios II architecture supports tightly-coupled memory, which provides
guaranteed low-latency access to on-chip memory. Refer to “Tightly-Coupled
Shared Memory for Instructions and Data
Usually the instruction and data master ports share a single memory that contains
both instructions and data. While the processor core has separate instruction and data
buses, the overall Nios II processor system might present a single, shared
instruction/data bus to the outside world. The outside view of the Nios II processor
system depends on the memory and peripherals in the system and the structure of the
system interconnect fabric.
The data and instruction master ports never cause a gridlock condition in which one
port starves the other. For highest performance, assign the data master port higher
arbitration priority on any memory that is shared by both instruction and data master
ports.
Cache Memory
The Nios II architecture supports cache memories on both the instruction master port
(instruction cache) and the data master port (data cache). Cache memory resides
on-chip as an integral part of the Nios II processor core. The cache memories can
improve the average memory access time for Nios II processor systems that use slow
off-chip memory such as SDRAM for program and data storage.
The instruction and data caches are enabled perpetually at run-time, but methods are
provided for software to bypass the data cache so that peripheral accesses do not
return cached data. Cache management and cache coherency are handled by software.
The Nios II instruction set provides instructions for cache management.
Configurable Cache Memory Options
The cache memories are optional. The need for higher memory performance (and by
association, the need for cache memory) is application dependent. Many applications
require the smallest possible processor core, and can trade-off performance for size.
A Nios II processor core might include one, both, or neither of the cache memories.
Furthermore, for cores that provide data and/or instruction cache, the sizes of the
cache memories are user-configurable. The inclusion of cache memory does not affect
the functionality of programs, but it does affect the speed at which the processor
fetches instructions and reads/writes data.
Nios II Processor Reference Handbook
February 2014 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| S101K29SL0N6TK5R | CAP CER 100PF 1KV 10% RADIAL |
| R1S12-1224/HP | CONV DC/DC 1W 12VIN 24VOUT |
| R1S12-1215/HP | CONV DC/DC 1W 12VIN 15VOUT |
| 346-070-540-804 | CARDEDGE 70POS DUAL .125 GREEN |
| S820K29SL0N6TJ5R | CAP CER 82PF 1KV 10% RADIAL |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPROBER 520 | 制造商:TTi-Thurlby Thandar Instruments 功能描述:Bulk 制造商:Aim & Thurlby Thandar Instruments 功能描述:PROBE, CURRENT, POSITIONAL, ON PCB TRACK 制造商:Aim & Thurlby Thandar Instruments 功能描述:PROBE, CURRENT, 5MHZ, 2M; Test Probe Ratio:-; Connector Type A:-; Connector Type B:-; Lead Length:2m; Bandwidth:5MHz; SVHC:No SVHC (19-Dec-2012) ;RoHS Compliant: NA |
| IPR-PCI/MT32 | 功能描述:开发软件 PCI 32b MasterTarget MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-PCI/MT64 | 功能描述:开发软件 PCI 64b MasterTarget MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-PCI/T32 | 功能描述:开发软件 PCI 32-bit Target MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-PCI/T64 | 功能描述:开发软件 PCI 64-bit Target MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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