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参数资料
| 型号： | IPTR-DSPBUILDER |
| 厂商： | Altera |
| 文件页数： | 260/404页 |
| 文件大小： | 0K |
| 描述： | DSP BUILDER SOFTWARE |
| 标准包装： | 1 |
| 类型： | DSP |
| 功能： | DSP 构造器 |
| 许可证： | 续用许可证 |
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17–2
Chapter 17: Gate & Control Library
Table 17–2 shows the 4-bit to 7-bit conversion performed by the Binary to Seven
Segments block.
Table 17–2. Binary to Seven Segments
Input
Output
Binary
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
Decimal
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Hex
0
1
2
3
4
5
6
7
8
9
A
b
C
d
E
F
Binary
1000000
1111001
0100100
0110000
0011001
0010010
0000010
1111000
0000000
0010000
0001000
0000011
1000110
1000001
0000110
0001110
Decimal
64
121
36
48
25
18
2
120
0
16
8
3
70
33
6
14
Table 17–3 shows the Binary to Seven Segments block I/O formats.
Table 17–3. Binary to Seven Segments Display Block I/O Formats
(1)
I/O
I
O
Simulink
I1 [4].[0]
O1 [7].[0]
(2) , (3)
VHDL
I1: in STD_LOGIC_VECTOR(3 DOWNTO 0)
O1: in STD_LOGIC_VECTOR(6 DOWNTO 0)
Type
Explicit
Explicit
(4)
Notes to Table 17–3 :
(1) For signed integers and signed binary fractional numbers, the MSB is the sign bit.
(2) [L] is the number of bits on the left side of the binary point; [R] is the number of bits on the right side of the binary point. For signed or unsigned
integers R = 0, that is, [L].[0]. For single bits, R = 0, that is, [1] is a single bit.
(3) I1 [L].[R] is an input port. O1 [L].[R] is an output port.
(4) Explicit means that the port bit width information is a block parameter. Implicit means that the port bit width information is set by the datapath
bit width propagation mechanism. To specify the bus format of an implicit input port, use a Bus Conversion block to set the width.
DSP Builder Handbook
Volume 2: DSP Builder Standard Blockset
November 2013 Altera Corporation
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