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参数资料
| 型号： | ISL51002CQZ-150 |
| 厂商： | INTERSIL CORP |
| 元件分类： | 消费家电 |
| 英文描述： | 10-Bit Video Analog Front End (AFE) with Measurement and Auto-Adjust Features |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP128 |
| 封装： | 14 X 20 MM, ROHS COMPLIANT, PLASTIC, MS-022, MQFP-128 |
| 文件页数： | 6/32页 |
| 文件大小： | 360K |
| 代理商： | ISL51002CQZ-150 |
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6
December 22, 2006
Timing Diagrams
Data Output Setup and Hold Timing
RGB Output Data Timing and Latency
YUV Output Data Timing and Latency
PIXEL DATA
DATACLK
t
HOLD
t
SETUP
DATACLK
PROGRAMMABLE
WIDTH AND POLARITY
ANALOG
VIDEO IN
P
1
P
2
P
3
P
4
P
5
P
6
P
7
P
8
P
0
P
9
D
0
R/G/B[9:0]
HS
OUT
8 DATACLK PIPELINE LATENCY
P
10
P
11
P
12
D
1
D
2
D
3
HSYNC
IN
THE HSYNC EDGE (PROGRAMMABLE LEADING OR TRAILING) THAT THE DPLL IS LOCKED
TO. THE SAMPLING PHASE SETTING DETERMINES ITS RELATIVE POSITION TO THE REST
OF THE AFE’S OUTPUT SIGNALS
DATACLK
PROGRAMMABLE
WIDTH AND POLARITY
ANALOG
VIDEO IN
P
1
P
2
P
3
P
4
P
5
P
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8
P
0
P
9
HS
OUT
8 DATACLK PIPELINE LATENCY
P
10
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11
P
12
HSYNC
IN
THE HSYNC EDGE (PROGRAMMABLE LEADING OR TRAILING) THAT THE DPLL IS LOCKED TO.
THE SAMPLING PHASE SETTING DETERMINES ITS RELATIVE POSITION TO THE REST OF THE
AFE’S OUTPUT SIGNALS
DATACLK
G
0
(Y
O
)
G
1
(Y
1
)
G
2
(Y
2
)
B
0
(U
O
)
R
0
(V
0
)
B
2
(U
2
)
G[9:0]
R[9:0]
B[9:0]
G
3
(Y
3
)
R
2
(V
2
)
ISL51002
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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