参数资料
型号: ISPLSI 2064A-80LJN84I
厂商: Lattice Semiconductor Corporation
文件页数: 10/14页
文件大小: 0K
描述: IC PLD ISP 64I/O 15NS 84PLCC
标准包装: 15
系列: ispLSI® 2000A
可编程类型: 系统内可编程
最大延迟时间 tpd(1): 15.0ns
电压电源 - 内部: 4.5 V ~ 5.5 V
逻辑元件/逻辑块数目: 16
宏单元数: 64
门数: 2000
输入/输出数: 64
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 84-LCC(J 形引线)
供应商设备封装: 84-PLCC(29.31x29.31)
包装: 管件
其它名称: ISPLSI2064A-80LJN84I
5
Specifications ispLSI 2064/A
USE
ispLSI
2064E
FOR
NEW
DESIGNS
External Timing Parameters
Over Recommended Operating Conditions
tpd1
UNITS
-100
MIN.
TEST
COND.
1. Unless noted otherwise, all parameters use the GRP, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions section.
Table 2 - 0030B/2064-130
1
4
3
1
tsu2 + tco1
(
)
-80
MIN.
MAX.
DESCRIPTION
#
2
PARAMETER
A
1
Data Propagation Delay, 4PT Bypass, ORP Bypass
10.0
15.0
ns
tpd2
A
2
Data Propagation Delay
ns
fmax
A
3
Clock Frequency with Internal Feedback
100
81.0
MHz
fmax (Ext.)
4
Clock Frequency with External Feedback
MHz
fmax (Tog.)
5
Clock Frequency, Max. Toggle
MHz
tsu1
6
GLB Reg. Setup Time before Clock, 4 PT Bypass
ns
tco1
A
7
GLB Reg. Clock to Output Delay, ORP Bypass
ns
th1
8
GLB Reg. Hold Time after Clock, 4 PT Bypass
0.0
ns
tsu2
9
GLB Reg. Setup Time before Clock
8.0
ns
tco2
10
GLB Reg. Clock to Output Delay
ns
th2
11
GLB Reg. Hold Time after Clock
0.0
ns
tr1
A
12
Ext. Reset Pin to Output Delay
ns
trw1
13
Ext. Reset Pulse Duration
6.5
ns
tptoeen
B
14
Product Term OE, Enable
ns
tptoedis
C
15
Product Term OE, Disable
ns
tgoeen
B
16
Global OE, Enable
ns
tgoedis
C
17
Global OE, Disable
ns
twh
18
External Synchronous Clock Pulse Duration, High
4.5
ns
twl
19
External Synchronous Clock Pulse Duration, Low
4.5
ns
77.0
111
6.5
5.0
6.0
13.5
15.0
9.0
13.0
57.0
100
9.0
0.0
11.0
0.0
10.0
5.0
18.5
6.5
8.0
17.0
18.0
12.0
-125
MIN.
7.5
125
0.0
6.0
0.0
5.0
4.0
4.0
100
125
5.0
4.0
4.5
10.0
12.0
7.0
10.0
MAX.
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