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参数资料
| 型号： | ISPLSI 2096E-135LQ128 |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 8/11页 |
| 文件大小： | 0K |
| 描述： | IC PLD ISP 96I/O 7.5NS 128PQFP |
| 标准包装： | 24 |
| 系列： | ispLSI® 2000E |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 7.5ns |
| 电压电源 - 内部： | 4.75 V ~ 5.25 V |
| 逻辑元件/逻辑块数目： | 24 |
| 宏单元数： | 96 |
| 门数： | 4000 |
| 输入/输出数： | 96 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 128-BQFP |
| 供应商设备封装： | 128-PQFP（28x28） |
| 包装： | 托盘 |
| 其它名称： | ISPLSI2096E-135LQ128 |
Specifications ispLSI 2096E
6
Internal Timing Parameters1
Over Recommended Operating Conditions
tio
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.
Table 2-0036A/2096E
Inputs
UNITS
-135
MIN. MAX.
DESCRIPTION
#
2
PARAMETER
20 Input Buffer Delay
–
0.5
ns
tdin
21 Dedicated Input Delay
–
1.7
ns
tgrp
22 GRP Delay
–
1.2
ns
GLB
t1ptxor
25 1 Product Term/XOR Path Delay
–
5.2
ns
t20ptxor
26 20 Product Term/XOR Path Delay
–
5.2
ns
txoradj
27 XOR Adjacent Path Delay
–
5.2
ns
tgbp
28 GLB Register Bypass Delay
–
0.5
ns
tgsu
29 GLB Register Setup Time before Clock
0.7
–
ns
tgh
30 GLB Register Hold Time after Clock
4.3
–
ns
tgco
31 GLB Register Clock to Output Delay
–
0.3
ns
3
tgro
32 GLB Register Reset to Output Delay
–
1.1
ns
tptre
33 GLB Product Term Reset to Register Delay
–
6.0
ns
tptoe
34 GLB Product Term Output Enable to I/O Cell Delay
–
6.9
ns
tptck
35 GLB Product Term Clock Delay
2.5
5.5
ns
ORP
tob
38 Output Buffer Delay
–
1.6
ns
tsl
39 Output Slew Limited Delay Adder
–
1.5
ns
GRP
t4ptbpc
23 4 Product Term Bypass Path Delay (Combinatorial)
–
3.7
ns
t4ptbpr
24 4 Product Term Bypass Path Delay (Registered)
–
4.2
ns
torp
36 ORP Delay
–
1.0
ns
torpbp
37 ORP Bypass Delay
–
0.5
ns
Outputs
toen
40 I/O Cell OE to Output Enabled
–
3.4
ns
todis
41 I/O Cell OE to Output Disabled
–
3.4
ns
tgoe
42 Global Output Enable
–
3.6
ns
tgy0
43 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
1.6
ns
tgy1/2
44 Clock Delay, Y1 or Y2 to Global GLB Clock Line
1.8
ns
Clocks
tgr
45 Global Reset to GLB
–
6.3
ns
Global Reset
-180
MIN. MAX.
–
0.5
1.1
0.6
–
3.9
0.0
1.9
2.9
0.7
3.3
0.3
0.6
4.8
5.9
1.0
4.0
–
0.9
0.4
1.6
1.5
–
3.0
–
2.0
0.7
0.9
0.7
0.9
–
4.4
-100
MIN. MAX.
–
0.5
2.2
1.7
–
6.8
7.3
8.0
0.5
5.8
1.2
4.0
0.3
1.3
6.1
8.6
4.1
7.1
–
1.4
0.4
1.6
1.0
–
4.2
–
4.8
2.7
–
9.2
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| ISPLSI2096E-135LT128 | 功能描述:CPLD - 复杂可编程逻辑器件 RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| ISPLSI2096E-180LQ128 | 功能描述:CPLD - 复杂可编程逻辑器件 RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| ISPLSI2096E-180LT128 | 功能描述:CPLD - 复杂可编程逻辑器件 RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| ISPLSI2096V-60LQ128 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Electrically-Erasable Complex PLD |
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