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参数资料
型号： ISPLSI 5256VE-80LT100I
厂商： Lattice Semiconductor Corporation
文件页数： 7/24页
文件大小： 0K
描述： IC PLD ISP 144I/O 12NS 100TQFP
标准包装： 90
系列： ispLSI® 5000VE
可编程类型： 系统内可编程
最大延迟时间 tpd(1)： 12.0ns
电压电源 - 内部： 3 V ~ 3.6 V
逻辑元件/逻辑块数目： 8
宏单元数： 256
门数： 12000
输入/输出数： 72
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 100-LQFP
供应商设备封装： 100-TQFP（14x14）
包装： 托盘
其它名称： ISPLSI5256VE-80LT100I
Specifications ispLSI 5256VE
15
Internal Timing Parameters
Over Recommended Operating Conditions
In/Out Delays
tin
Input Buffer Delay
–
0.6
–
1.3
–
2.3
–
2.3
ns
tgclk_in
Global Clock Buffer Input Delay (clk0)
–
0.7
–
1.3
–
1.8
–
1.8
ns
trst
Global Reset Pin Delay
–
4.9
–
6.6
–
7.1
–
7.1
ns
tgoe
Global OE Pin Delay
–
3.2
–
3.9
–
5.9
–
7.4
ns
tbuf
Output Buffer Delay
–
1.9
–
2.2
–
2.7
–
3.7
ns
ten
Output Enable Delay
–
1.3
–
1.6
–
1.6
–
1.6
ns
tdis
Output Disable Delay
–
1.3
–
1.6
–
1.6
–
1.6
ns
Routing/GLB Delays
troute
GRP and Logic Delay
–
3.2
–
3.6
–
4.0
–
4.5
ns
tpdb
5-pt Bypass Propagation Delay
–
0.3
–
0.4
–
1.0
–
1.5
ns
tpdi
Combinatorial Propagation Delay
–
0.0
–
0.0
–
0.0
–
0.0
ns
tptsa
Product Term Sharing Array
–
1.8
–
2.4
–
3.0
–
4.5
ns
tfbk
Internal Feedback Delay
–
0.0
–
0.0
–
0.0
–
0.5
ns
tinreg
Input Buffer to Macrocell Register Delay
–
2.0
–
2.5
–
2.5
–
3.5
ns
Register/Latch Delays
ts
Register Setup Time
0.6
–
1.0
–
1.5
–
1.5
–
ns
ts_pt
Register Setup Time (Product Term Clock)
0.6
–
1.0
–
1.5
–
1.5
–
ns
th
Register Hold Time
2.4
–
3.0
–
4.0
–
5.0
–
ns
tcoi
Register Clock to GLB Output Delay
–
0.4
–
1.0
–
1.5
–
1.5
ns
tsl
Latch Setup Time
0.6
–
1.0
–
1.5
–
1.5
–
ns
thl
Latch Hold Time
2.4
–
3.0
–
4.0
–
5.0
–
ns
tgoi
Latch Gate to GLB Output Delay
–
0.4
–
1.0
–
1.5
–
1.5
ns
tpdli
GLB Latch propagation Delay
–
1.0
–
1.5
–
2.0
–
2.5
ns
tces
Clock Enable Setup Time
4.1
–
4.3
–
5.3
–
6.3
–
ns
tceh
Clock Enable Hold Time
0.9
–
1.7
–
2.7
–
3.7
–
ns
tsri
Asynchronous Set/Reset to GLB Output Delay
–
1.2
–
1.2
–
1.7
–
2.2
ns
tsrr
Asynchronous Set/Reset Recovery Time
0.8
–
1.2
–
1.2
–
2.2
–
ns
Control Delays
tptclk
Macrocell PT Clock Delay
–
0.4
–
0.4
–
0.5
–
0.5
ns
tbclk
Block PT Clock Delay
–
1.4
–
1.9
–
2.5
–
2.5
ns
tptsr
Macrocell PT Set/Reset Delay
–
2.1
–
3.7
–
4.8
–
4.8
ns
tbsr
Block PT Set/Reset Delay
–
3.1
–
5.7
–
6.8
–
6.8
ns
tptoe
Macrocell PT OE Delay
–
1.9
–
2.0
–
2.1
–
3.6
ns
tgptoe
Global PT OE Delay
–
6.9
–
7.5
–
7.6
–
8.6
ns
-165
-125
-100
-80
MIN
MAX MIN
MAX
UNIT
PARAMETER
DESCRIPTION
Note: Internal Timing Parameters are not tested and are for reference only. Refer to Timing Model in this data sheet
for further details.
Timing v.2.0
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HCC43DRYI-S734 CONN EDGECARD 86POS DIP .100 SLD
ISPLSI 5256VE-100LT128 IC PLD ISP 144I/O 10NS 128TQFP
ESC44DRYS-S734 CONN EDGECARD 88POS DIP .100 SLD
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