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参数资料
| 型号： | ISPPAC-POWR1208-01TN44E |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 8/35页 |
| 文件大小： | 0K |
| 描述： | IC ISP POWER MGR ANLG/LOG 44TQFP |
| 标准包装： | 160 |
| 系列： | ispPAC® |
| 应用： | 电源监控器，序列发生器 |
| 输入电压： | 0 V ~ 6 V |
| 电源电压： | 2.7 V ~ 5.5 V |
| 电流 - 电源： | 10mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 44-LQFP |
| 供应商设备封装： | 44-TQFP（10x10） |
| 包装： | 托盘 |
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Lattice Semiconductor
ispPAC-POWR1208 Data Sheet
AC/Transient Characteristics
Over Recommended Operating Conditions
Symbol
Parameter
Conditions
Min.
Typ.
Max.
Units.
Voltage Monitors
t PD5
t PD20
Propagation Delay. Output
transitions after a step input.
Propagation Delay. Output
transitions after a step input.
Glitch ?lter set to 5μs. 1
Input V TRIP + 100mV to V TRIP - 100mV
Glitch ?lter set to 20us. 1
Input V TRIP + 100mV to V TRIP - 100mV
—
—
5
20
—
—
μs
μs
Oscillators
f CLK
Internal Master Clock
frequency
(Note 2)
230
—
330
kHz
PLDCLK
Range
Programmable frequency range Internal Osc 250kHz
of PLD clock (8 binary steps)
1.95
—
250
kHz
PLDCLKext
Max frequency of applied
external clock source
External clock applied
—
—
1
MHz
Timers
Timeout
Range
Range of programmable
time-out duration (15 steps)
Internal Osc 250kHz
0.03
—
524
ms
1. See Typical Performance Graphs.
2. f CLK frequency sensitivity with respect to V DD , 0.4%/Volt, typical.
Digital Speci?cations
Over Recommended Operating Conditions
Symbol
Parameter
Conditions
Min.
Typ.
Max.
Units
I IL, I IH
I PU
V OL
Input or I/O leakage current, no pull-up
Input pull-up current (TMS, TDI, TRST)
[OUT5-OUT8]
[COMP1-COMP8]
0V ≤ V IN ≤ V DDINP or V DD
25 °C
25 °C
I SINKOUT = 4mA
70
+/-10
0.4
μA
μA
V
[HVOUT1-HVOUT4]
I SINKHVOUT
Maximum sink current for HVOUT pins in (Note 1)
open-drain mode [HVOUT1-HVOUT4]
4
mA
I SINKOUT
I SINKTOTAL
Maximum sink current for logic outputs
[OUT5-OUT8], [COMP1-COMP8]
Total combined sink currents from all
outputs [OUT, HVOUT, COMP]
(Note 1)
(Note 1)
20
80
mA
mA
1. [OUT5-OUT8] and [COMP1-COMP8] can sink up to 20mA max. per pin for LEDs, etc. However, output voltage levels may exceed V OL .
Total combined sink currents from all outputs (OUT, HVOUT, COMP) should not exceed I SINKTOTAL.
DC Input Levels: IN1-IN4
V IL (V)
V IH (V)
Standard
CMOS, LVCMOS3.3, LVTTL, TTL
LVCMOS2.5
Min.
-0.3
-0.3
Max.
0.8
0.7
Min.
2.0
1.7
Max.
5.5
5.5
Note: V DDINP is the input supply pin for IN1-IN4 digital logic input pins. The logic threshold trip point of IN1-IN4 is dependent on the voltage at
V DDINP.
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PDF描述 |
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参数描述 |
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