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参数资料
| 型号： | KMPC853TZT66A |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 60/88页 |
| 文件大小： | 0K |
| 描述： | IC MPU PWRQUICC 166MHZ 256-PBGA |
| 标准包装： | 2 |
| 系列： | MPC8xx |
| 处理器类型： | 32-位 MPC8xx PowerQUICC |
| 速度： | 166MHz |
| 电压： | 1.8V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-BGA |
| 供应商设备封装： | 256-PBGA（23x23） |
| 包装： | 托盘 |
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MPC853T Hardware Specification, Rev. 1
Freescale Semiconductor
63
FEC Electrical Characteristics
Figure 62. SPI Slave (CP = 1) Timing Diagram
14 FEC Electrical Characteristics
This section provides the AC electrical specifications for the Fast Ethernet controller (FEC). Note that the timing
specifications for the MII signals are independent of system clock frequency (part speed designation). Also, MII
signals use TTL signal levels compatible with devices operating at either 5.0 V or 3.3 V.
14.1 MII Receive Signal Timing (MII_RXD[3:0], MII_RX_DV,
MII_RX_ER, MII_RX_CLK)
The receiver functions correctly up to a MII_RX_CLK maximum frequency of 25MHz + 1%. There is no minimum
frequency requirement. In addition, the processor clock frequency must exceed the MII_RX_CLK frequency – 1%.
Table 26 provides information on the MII receive signal timing.
Table 26. MII Receive Signal Timing
Num
Characteristic
Min
Max
Unit
M1
MII_RXD[3:0], MII_RX_DV, MII_RX_ER to MII_RX_CLK setup
5
—
ns
M2
MII_RX_CLK to MII_RXD[3:0], MII_RX_DV, MII_RX_ER hold
5
—
ns
M3
MII_RX_CLK pulse width high
35%
65%
MII_RX_CLK period
M4
MII_RX_CLK pulse width low
35%
65%
MII_RX_CLK period
SPIMOSI
(Input)
SPICLK
(CI=0)
(Input)
SPICLK
(CI=1)
(Input)
SPIMISO
(Output)
180
Data
181
182
msb
lsb
181
177
182
175
179
SPISEL
(Input)
174
Data
msb
lsb
Undef
178
176
182
msb
172
173
171
170
181
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