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参数资料
| 型号： | LC4256B-10FN256AI |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 39/99页 |
| 文件大小： | 0K |
| 描述： | IC PLD 256MC 128IO 10NS 256FPBGA |
| 标准包装： | 90 |
| 系列： | ispMACH® 4000B |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 10.0ns |
| 电压电源 - 内部： | 2.3 V ~ 2.7 V |
| 逻辑元件/逻辑块数目： | 16 |
| 宏单元数： | 256 |
| 输入/输出数： | 160 |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-BGA |
| 供应商设备封装： | 256-FPBGA（17x17） |
| 包装： | 托盘 |
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Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
Boundary Scan Waveforms and Timing Specifications
Symbol
t BTCP
t BTCH
t BTCL
t BTSU
t BTH
t BRF
t BTCO
t BTOZ
t BTVO
t BTCPSU
t BTCPH
t BTUCO
t BTUOZ
t BTUOV
Parameter
TCK [BSCAN test] clock cycle
TCK [BSCAN test] pulse width high
TCK [BSCAN test] pulse width low
TCK [BSCAN test] setup time
TCK [BSCAN test] hold time
TCK [BSCAN test] rise and fall time
TAP controller falling edge of clock to valid output
TAP controller falling edge of clock to data output disable
TAP controller falling edge of clock to data output enable
BSCAN test Capture register setup time
BSCAN test Capture register hold time
BSCAN test Update reg, falling edge of clock to valid output
BSCAN test Update reg, falling edge of clock to output disable
BSCAN test Update reg, falling edge of clock to output enable
Min.
40
20
20
8
10
50
—
—
—
8
10
—
—
—
Max.
—
—
—
—
—
—
10
10
10
—
—
25
25
25
Units
ns
ns
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ns
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mV/ns
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ns
ns
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ns
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ns
39
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PDF描述 |
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参数描述 |
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| LC4256B-10FT256BI | 功能描述:CPLD - 复杂可编程逻辑器件 ispJTAG 2.5V 10ns 256MC 160 I/O IND RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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