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参数资料
| 型号： | LC4256B-5FN256AI |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 22/99页 |
| 文件大小： | 0K |
| 描述： | IC PLD 256MC 128I/O 5NS 256FPBGA |
| 标准包装： | 90 |
| 系列： | ispMACH® 4000B |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 5.0ns |
| 电压电源 - 内部： | 2.3 V ~ 2.7 V |
| 逻辑元件/逻辑块数目： | 16 |
| 宏单元数： | 256 |
| 输入/输出数： | 160 |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-BGA |
| 供应商设备封装： | 256-FPBGA（17x17） |
| 包装： | 托盘 |
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Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
ispMACH 4000V/B/C External Switching Characteristics
Over Recommended Operating Conditions
-25
-27
-3
-35
f MAX
Parameter
t PD
t PD_MC
t S
t ST
t SIR
t SIRZ
t H
t HT
t HIR
t HIRZ
t CO
t R
t RW
t PTOE/DIS
t GPTOE/DIS
t GOE/DIS
t CW
t GW
t WIR
4
f MAX (Ext.)
Description 1, 2, 3
5-PT bypass combinatorial propagation
delay
20-PT combinatorial propagation delay
through macrocell
GLB register setup time before clock
GLB register setup time before clock
with T-type register
GLB register setup time before clock,
input register path
GLB register setup time before clock
with zero hold
GLB register hold time after clock
GLB register hold time after clock with
T-type register
GLB register hold time after clock, input
register path
GLB register hold time after clock, input
register path with zero hold
GLB register clock-to-output delay
External reset pin to output delay
External reset pulse duration
Input to output local product term output
enable/disable
Input to output global product term
output enable/disable
Global OE input to output enable/disable
Global clock width, high or low
Global gate width low (for low
transparent) or high (for high transparent)
Input register clock width, high or low
Clock frequency with internal feedback
Clock frequency with external feedback,
[1/ (t S + t CO )]
Min.
—
—
1.8
2.0
0.7
1.7
0.0
0.0
0.9
0.0
—
—
1.5
—
—
—
1.1
1.1
1.1
—
—
Max.
2.5
3.2
—
—
—
—
—
—
—
—
2.2
3.5
—
4.0
5.0
3.0
—
—
—
400
250
Min.
—
—
1.8
2.0
1.0
2.0
0.0
0.0
1.0
0.0
—
—
1.5
—
—
—
1.3
1.3
1.3
—
—
Max.
2.7
3.5
—
—
—
—
—
—
—
—
2.7
4.0
—
4.5
6.5
3.5
—
—
—
333
222
Min.
—
—
2.0
2.2
1.0
2.0
0.0
0.0
1.0
0.0
—
—
1.5
—
—
—
1.3
1.3
1.3
—
—
Max.
3.0
3.8
—
—
—
—
—
—
—
—
2.7
4.4
—
5.0
8.0
4.0
—
—
—
322
212
Min.
—
—
2.0
2.2
1.0
2.0
0.0
0.0
1.0
0.0
—
—
1.5
—
—
—
1.3
1.3
1.3
—
—
Max.
3.5
4.2
—
—
—
—
—
—
—
—
2.7
4.5
-
5.5
8.0
4.5
—
—
—
322
212
Units
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
MHz
MHz
1.
2.
3.
4.
Timing numbers are based on default LVCMOS 1.8 I/O buffers. Use timing adjusters provided to calculate other standards.
Measured using standard switching circuit, assuming GRP loading of 1 and 1 output switching.
Pulse widths and clock widths less than minimum will cause unknown behavior.
Standard 16-bit counter using GRP feedback.
22
Timing v.3.2
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参数描述 |
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