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参数资料
| 型号： | LC4256V-75TN100E |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 23/99页 |
| 文件大小： | 0K |
| 描述： | IC CPLD 256MACROCELLS 100TQFP |
| 标准包装： | 90 |
| 系列： | ispMACH® 4000V |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 7.5ns |
| 电压电源 - 内部： | 3 V ~ 3.6 V |
| 逻辑元件/逻辑块数目： | 16 |
| 宏单元数： | 256 |
| 输入/输出数： | 64 |
| 工作温度： | -40°C ~ 130°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 220-1706 LC4256V-75TN100E-ND |
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Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
ispMACH 4000V/B/C External Switching Characteristics (Cont.)
Over Recommended Operating Conditions
-5
-75
-10
Parameter
t PD
t PD_MC
t S
t ST
t SIR
t SIRZ
t H
t HT
t HIR
t HIRZ
t CO
t R
t RW
t PTOE/DIS
Description 1, 2, 3
5-PT bypass combinatorial propagation delay
20-PT combinatorial propagation delay through macrocell
GLB register setup time before clock
GLB register setup time before clock with T-type register
GLB register setup time before clock, input register path
GLB register setup time before clock with zero hold
GLB register hold time after clock
GLB register hold time after clock with T-type register
GLB register hold time after clock, input register path
GLB register hold time after clock, input register path with
zero hold
GLB register clock-to-output delay
External reset pin to output delay
External reset pulse duration
Input to output local product term output enable/disable
Min.
—
—
3.0
3.2
1.2
2.2
0.0
0.0
1.0
0.0
—
—
2.0
—
Max.
5.0
5.5
—
—
—
—
—
—
—
—
3.4
6.3
—
7.0
Min.
—
—
4.5
4.7
1.7
2.7
0.0
0.0
1.0
0.0
—
—
4.0
—
Max.
7.5
8.0
—
—
—
—
—
—
—
—
4.5
9.0
—
9.0
Min.
—
—
5.5
5.5
1.7
2.7
0.0
0.0
1.0
0.0
—
—
4.0
—
Max.
10.0
10.5
—
—
—
—
—
—
—
—
6.0
10.5
—
10.5
Units
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t GPTOE/DIS Input to output global product term output enable/disable
—
9.0
—
10.3
—
12.0
ns
t GOE/DIS
t CW
t GW
t WIR
f MAX 4
Global OE input to output enable/disable
Global clock width, high or low
Global gate width low (for low transparent) or high (for
high transparent)
Input register clock width, high or low
Clock frequency with internal feedback
—
2.2
2.2
2.2
—
5.0
—
—
—
227
—
2.8
2.8
2.8
—
7.0
—
—
—
168
—
4.0
4.0
4.0
—
8.0
—
—
125
ns
ns
ns
ns
MHz
f MAX (Ext.) Clock frequency with external feedback, [1/ (t S + t CO )]
—
156
—
111
—
86
MHz
1.
2.
3.
4.
Timing numbers are based on default LVCMOS 1.8 I/O buffers. Use timing adjusters provided to calculate other standards.
Measured using standard switching circuit, assuming GRP loading of 1 and 1 output switching.
Pulse widths and clock widths less than minimum will cause unknown behavior.
Standard 16-bit counter using GRP feedback.
23
Timing v.3.2
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PDF描述 |
|---|---|
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| MIC37151-3.3BR TR | IC REG LDO 3.3V 1.5A SPAK-5 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| LC4256V-75TN100I | 功能描述:CPLD - 复杂可编程逻辑器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| LC4256V-75TN144C | 功能描述:CPLD - 复杂可编程逻辑器件 400MHZ 256 Macrocell 3.3 V 7.5 tPD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| LC4256V-75TN144E | 功能描述:CPLD - 复杂可编程逻辑器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| LC4256V-75TN144I | 功能描述:CPLD - 复杂可编程逻辑器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| LC4256V-75TN176C | 功能描述:CPLD - 复杂可编程逻辑器件 400MHZ 256 Macrocell 3.3 V 7.5 tPD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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