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参数资料
| 型号： | LFEC3E-4TN144C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 83/163页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 3.1KLUTS 97I/O 144-TQFP |
| 标准包装： | 60 |
| 系列： | EC |
| 逻辑元件/单元数： | 3100 |
| RAM 位总计： | 56320 |
| 输入/输出数： | 97 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-TQFP（20x20） |
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2-23
Architecture
LatticeECP/EC Family Data Sheet
Input Register Block
The input register block contains delay elements and registers that can be used to condition signals before they are
passed to the device core. Figure 2-26 shows the diagram of the input register block.
Input signals are fed from the sysI/O buffer to the input register block (as signal DI). If desired the input signal can
bypass the register and delay elements and be used directly as a combinatorial signal (INDD), a clock (INCK) and
in selected blocks the input to the DQS delay block. If one of the bypass options is not chosen, the signal first
passes through an optional delay block. This delay, if selected, reduces input-register hold-time requirement when
using a global clock.
The input block allows two modes of operation. In the single data rate (SDR) the data is registered, by one of the
registers in the single data rate sync register block, with the system clock. In the DDR Mode two registers are used
to sample the data on the positive and negative edges of the DQS signal creating two data streams, D0 and D2.
These two data streams are synchronized with the system clock before entering the core. Further discussion on
this topic is in the DDR Memory section of this data sheet.
Figure 2-27 shows the input register waveforms for DDR operation and Figure 2-28 shows the design tool primi-
tives. The SDR/SYNC registers have reset and clock enable available.
The signal DDRCLKPOL controls the polarity of the clock used in the synchronization registers. It ensures ade-
quate timing when data is transferred from the DQS to system clock domain. For further discussion on this topic,
see the DDR Memory section of this data sheet.
Figure 2-26. Input Register Diagram
D
Q
D
Q
D
Q
D-Type
Fixed Delay
To Routing
DI
(From sysIO
Buffer)
DQS Delayed
(From DQS
Bus)
CLK0
(From Routing)
DDRCLKPOL
(From DDR
Polarity Control Bus)
INCK
INDD
Delay Block
DDR Registers
D-Type
D
Q
D
Q
D-Type
/LATCH
D-Type
IPOS0
IPOS1
SDR & Sync
Registers
D0
D2
D1
相关PDF资料 |
PDF描述 |
|---|---|
| F921E105MPA | CAP TANT 1UF 25V 20% 0805 |
| GSC43DRAI-S734 | CONN EDGECARD 86POS .100 R/A SLD |
| LFEC3E-3TN144I | IC FPGA 3.1KLUTS 97I/O 144-TQFP |
| ECM06DSEF-S243 | CONN EDGECARD 12POS .156 EYELET |
| TAP686M016SRW | CAP TANT 68UF 16V 20% RADIAL |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LFEC3E-4TN144I | 功能描述:FPGA - 现场可编程门阵列 3.1K LUTs 97 IO 1.2V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFEC3E-5F256C | 功能描述:FPGA - 现场可编程门阵列 3.1K LUTs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFEC3E-5F256CES | 功能描述:FPGA - 现场可编程门阵列 3.1 LUT 160 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFEC3E-5F256I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC3E-5F484C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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