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参数资料
型号： LPC11D14FBD100/302
厂商： NXP Semiconductors
文件页数： 146/543页
文件大小： 0K
描述： IC MCU 32BIT 32K 100LQFP
产品培训模块： Code Density for LPC11xx
标准包装： 90
系列： LPC11Dxx
核心处理器： ARM? Cortex?-M0
芯体尺寸： 32-位
速度： 50MHz
连通性： I²C，Microwire，SPI，SSI，SSP，UART/USART
外围设备： 欠压检测/复位，LCD，POR，WDT
输入/输出数： 42
程序存储器容量： 32KB（32K x 8）
程序存储器类型： 闪存
RAM 容量： 8K x 8
电压 - 电源 (Vcc/Vdd)： 1.8 V ~ 3.6 V
数据转换器： A/D 8x10b
振荡器型： 内部
工作温度： -40°C ~ 85°C
封装/外壳： 100-LQFP
包装： 托盘
其它名称： 568-8564
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UM10398
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NXP B.V. 2013. All rights reserved.
User manual
Rev. 12.1 — 7 August 2013
23 of 543
NXP Semiconductors
UM10398
Chapter 3: LPC111x/LPC11Cxx System configuration (SYSCON)
SYSOSCCTRL
R/W
0x020
System oscillator control
0x000
Table 12
WDTOSCCTRL
R/W
0x024
Watchdog oscillator control
0x000
Table 13
IRCCTRL
R/W
0x028
IRC control
0x080
Table 14
-
0x02C
Reserved
-
SYSRSTSTAT
R/W
0x030
System reset status register
0x000
Table 15
-
0x034 - 0x03C Reserved
-
SYSPLLCLKSEL
R/W
0x040
System PLL clock source select
0x000
Table 16
SYSPLLCLKUEN
R/W
0x044
System PLL clock source update enable
0x000
Table 17
-
0x048 - 0x06C Reserved
-
MAINCLKSEL
R/W
0x070
Main clock source select
0x000
Table 18
MAINCLKUEN
R/W
0x074
Main clock source update enable
0x000
Table 19
SYSAHBCLKDIV
R/W
0x078
System AHB clock divider
0x001
Table 20
-
0x07C
Reserved
-
SYSAHBCLKCTRL
R/W
0x080
System AHB clock control
0x85F
Table 21
-
0x084 - 0x090
Reserved
-
SSP0CLKDIV
R/W
0x094
SPI0 clock divider
0x000
Table 22
UARTCLKDIV
R/W
0x098
UART clock divder
0x000
Table 23
SSP1CLKDIV
R/W
0x09C
SPI1 clock divder
0x000
Table 24
-
0x0A0-0x0CC
Reserved
-
WDTCLKSEL
R/W
0x0D0
WDT clock source select
0x000
Table 25
WDTCLKUEN
R/W
0x0D4
WDT clock source update enable
0x000
Table 26
WDTCLKDIV
R/W
0x0D8
WDT clock divider
0x000
Table 27
-
0x0DC
Reserved
-
CLKOUTCLKSEL
R/W
0x0E0
CLKOUT clock source select
0x000
Table 28
CLKOUTUEN
R/W
0x0E4
CLKOUT clock source update enable
0x000
Table 29
CLKOUTCLKDIV
R/W
0x0E8
CLKOUT clock divider
0x000
Table 30
-
0x0EC - 0x0FC Reserved
-
PIOPORCAP0
R
0x100
POR captured PIO status 0
user
dependent
Table 31
PIOPORCAP1
R
0x104
POR captured PIO status 1
user
dependent
Table 32
-
R
0x108 - 0x14C Reserved
-
BODCTRL
R/W
0x150
BOD control
0x000
Table 33
SYSTCKCAL
R/W
0x154
System tick counter calibration
0x004
Table 34
-
0x158 - 0x16C Reserved
-
IRQLATENCY
R/W
0x170
IQR delay. Allows trade-off between
interrupt latency and determinism.
0x10
Table 35
NMISRC
R/W
0x174
NMI source selection
0x000
Table 36
-
0x178 - 0x1FC Reserved
-
STARTAPRP0
R/W
0x200
Start logic edge control register 0
Table 37
STARTERP0
R/W
0x204
Start logic signal enable register 0
Table 38
Table 7.
Register overview: system control block (base address 0x4004 8000) …continued
Name
Access
Address offset Description
Reset
value
Reference
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PDF描述
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