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参数资料
| 型号： | LTC1750IFW#PBF |
| 厂商： | Linear Technology |
| 文件页数： | 3/20页 |
| 文件大小： | 0K |
| 描述： | IC ADC 14BIT 80MSPS SMPL 48TSSOP |
| 标准包装： | 39 |
| 位数： | 14 |
| 采样率（每秒）： | 80M |
| 数据接口： | 并联 |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 1.69W |
| 电压电源： | 单电源 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-TFSOP（0.240"，6.10mm 宽） |
| 供应商设备封装： | 48-TSSOP |
| 包装： | 管件 |
| 输入数目和类型： | 2 个单端，双极；1 个差分，双极 |
11
LTC1750
1750f
APPLICATIO S I FOR ATIO
WU
UU
Spurious Free Dynamic Range (SFDR)
Spurious free dynamic range is the peak harmonic or
spurious noise that is the largest spectral component
excluding the input signal and DC. This value is expressed
in decibels relative to the RMS value of a full scale input
signal.
Input Bandwidth
The input bandwidth is that input frequency at which the
amplitude of the reconstructed fundamental is reduced by
3dB for a full scale input signal.
Aperture Delay Time
The time from when a rising ENC equals the ENC voltage
to the instant that the input signal is held by the sample and
hold circuit.
Aperture Delay Jitter
The variation in the aperture delay time from conversion to
conversion. This random variation will result in noise
when sampling an AC input. The signal to noise ratio due
to the jitter alone will be:
SNRJITTER = –20log (2π) FIN TJITTER
CONVERTER OPERATION
The LTC1750 is a CMOS pipelined multistep converter with
a front-end PGA. The converter has four pipelined ADC
stages; a sampled analog input will result in a digitized value
five cycles later, see the Timing Diagram section. The analog
input is differential for improved common mode noise
immunity and to maximize the input range. Additionally,
the differential input drive will reduce even order harmon-
ics of the sample-and-hold circuit. The encode input is also
differential for improved common mode noise immunity.
The LTC1750 has two phases of operation, determined by
the state of the differential ENC/ENC input pins. For brev-
ity, the text will refer to ENC greater than ENC as ENC high
and ENC less than ENC as ENC low.
Each pipelined stage shown in Figure 1 contains an ADC,
a reconstruction DAC and an interstage residue amplifier.
Figure 1. Functional Block Diagram
DIFF
REF
AMP
REF
BUF
4.7
F
1
F
0.1
F
0.1
F
1
F
INTERNAL CLOCK SIGNALS
REFL
REFH
DIFFERENTIAL
INPUT
LOW JITTER
CLOCK
DRIVER
RANGE
SELECT
2.0V
REFERENCE
FIRST PIPELINED
ADC STAGE
(5 BITS)
FOURTH PIPELINED
ADC STAGE
(4 BITS)
SECOND PIPELINED
ADC STAGE
(4 BITS)
ENC
REFHA
REFLB
REFLA REFHB
ENC
SHIFT REGISTER
AND CORRECTION
MSBINV
OGND
OF
OVDD 0.5V TO
5V
D13
D0
CLKOUT
1750 F01
INPUT
S/H
SENSE
VCM
AIN
–
AIN
+
PGA
4.7
F
THIRD PIPELINED
ADC STAGE
(4 BITS)
OUTPUT
DRIVERS
CONTROL LOGIC
AND
CALIBRATION LOGIC
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PDF描述 |
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参数描述 |
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