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参数资料
| 型号： | LTC2153IUJ-14#PBF |
| 厂商： | Linear Technology |
| 文件页数： | 5/24页 |
| 文件大小： | 0K |
| 描述： | IC ADC 14BIT DUAL 310MSPS 40QFN |
| 标准包装： | 61 |
| 位数： | 14 |
| 采样率（每秒）： | 310M |
| 数据接口： | 并联，串行，SPI |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 479mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-WFQFN 裸露焊盘 |
| 供应商设备封装： | 40-QFN（6x6） |
| 包装： | 管件 |
| 输入数目和类型： | 1 个差分 |
| 配用： | DC1371A-ND - BOARD USB DATA ACQUISITION HS |
13
215314f
LTC2153-14
applicaTions inForMaTion
coupling capacitors are needed (Figures 9 and 10). The
maximum (peak) voltage of the input signal should never
exceed VDD +0.1V or go below –0.1V.
Clock Duty Cycle Stabilizer
For good performance the encode signal should have a
50% (±5%) duty cycle. If the optional clock duty cycle
stabilizer circuit is enabled, the encode duty cycle can
vary from 30% to 70% and the duty cycle stabilizer will
maintainaconstant50%internaldutycycle.Thedutycycle
stabilizer is enabled via SPI Register A2 (see Table 3) or
by CS in parallel programming mode.
Forapplicationswherethesamplerateneedstobechanged
quickly, the clock duty cycle stabilizer can be disabled. In
Figure 9. Sinusoidal Encode Drive
this case, care should be taken to make the clock a 50%
(±5%) duty cycle.
DIGITAL OUTPUTS
The digital outputs are double-data rate LVDS signals.
Two data bits are multiplexed and output on each differ-
ential output pair. There are seven LVDS output pairs
(D0_1+/D0_1– through D12_13–/D12_13+). Overflow
(OF+/OF–) and the data output clock (CLKOUT+/CLKOUT–)
each have an LVDS output pair.
By default the outputs are standard LVDS levels: 3.5mA
output current and a 1.25V output common mode
voltage.
LTC2153-14
VDD
215314 F09
1.2V
10k
50
100
50
0.1F
T1: MACOM
ETC1-1-13
Figure 10. PECL or LVDS Encode Drive
VDD
LTC2153-14
PECL OR
LVDS INPUT
215314 F10
1.2V
10k
100
0.1F
ENC+
ENC–
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PDF描述 |
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