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参数资料
| 型号： | LXT361PE |
| 英文描述： | Telecommunication IC |
| 中文描述： | 通信集成电路 |
| 文件页数： | 44/52页 |
| 文件大小： | 1187K |
| 代理商： | LXT361PE |
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LXT361
—
Integrated T1/E1 LH/SH Transceiver for DS1/DSX-1 or PRI Applications
44
Datasheet
Figure 16. LXT361 I/O Timing Diagram for Intel Address/Data Bus
Table 34. LXT361 16.78 MHz Motorola Bus Parallel I/O Timing Characteristics
(See Figure 17)
Parameter
Symbol
Min
Max
Units
Test Conditions
DS rising edge to AS rising edge
T
DSHASH
15
–
ns
AS high pulse width
T
ASHASL
35
–
ns
Address valid setup time at AS falling edge
T
AVASL
10
–
ns
AS falling edge to Address valid hold time
Taslax
10
–
ns
AS falling edge to DS falling edge
T
ASLDSL
20
–
ns
CS falling edge to DS falling edge
T
CSLDSL
10
–
ns
DS low pulse width
T
DSLDSH
95
–
ns
DS falling edge to data valid
T
DSLDV
10
55
ns
Data hold time after DS rising edge
T
DSHDX
5
35
ns
R/W falling edge to DS falling edge
T
RWLDSL
10
–
ns
Data setup time before DS rising edge
T
DVDSH
40
–
ns
Data hold time after DS rising edge
Tdxdsh
30
–
ns
R/W low hold time after DS rising edge
T
DSHRWH
15
–
ns
CS low hold time after DS rising edge
T
DSHCSH
15
–
ns
T
CLRL
T
CLWL
T
RHCH
T
WHCH
T
LHLL
T
AVLL
T
LLAX
T
LLRL
T
LLWL
T
RHLH
T
WHLH
T
RLRH
T
RHAV
T
WLWH
T
DVWH
T
WHDX
T
RLDV
T
RHDX
CS
ALE
RD
AD0-7_R
WR
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