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参数资料
| 型号： | M30201MX-XXXSP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, MICROCONTROLLER, PDIP52 |
| 封装： | 0.600 INCH, 1.78 MM PITCH, SHRINK, PLASTIC, DIP-52 |
| 文件页数： | 12/20页 |
| 文件大小： | 3876K |
| 代理商： | M30201MX-XXXSP |
Master Clock
Figure 4 shows the local connections to the
CS5101A or CS5102A. The appropriate crystal
components are installed at the factory, which
utilize the on-chip oscillator. For use with an ex-
ternal clock, cut Jumper J00 and drive a CMOS
level compatible clock into the CLKIN BNC
connector. R30 is an optional 50
terminating
resistor if a pulse generator is used.
Sampling Clock (HOLD) Generation
The evaluation board is shipped in FRN mode,
which requires no externally generated HOLD
signal. Alternate modes may be selected using
DIP switch 3 and 4 (See Table 2). An external
HOLD may be connected using the HOLD BNC
connector.
VA+
TST
CLKIN
XOUT
10
R4
C7
C6
+
1
F
0.1
F
23
1
10
R11
+
C13
C14
C12
C11
+
-5VA
1
F
0.1
F
1
F
0.1
F
VA-
VD-
VREF
AGND
20
See
25
26
VD+
7
U1
CS5101A
or
CS5102A
VD+
VA -
+5VA
+ C4
C5
1
F
0.1
F
3
Y1
J00
C9
TP00
4
C8
TP00
R5
CLKIN
10M
19
24
AIN1
AIN2
TP25
22
12
HOLD
R13
10k
R12
10k
10
CRS/FIN
Fig. 3
REFBUF
21
VA-
0.1
F
TP00
S1
Reset
0.1
F
C10
10k
R6
VD+
2
6
DGND
RST
CODE
BP/UP
SCKMOD
OUTMOD
SLEEP
CH1/CH2
SDATA
SCLK
SSH/SDL
STBY
TRK1
TRK2
16
17
27
18
28
13
15
14
11
5
8
9
VD+
1
2
3
4
5
6
S2
R7
10k
CODE
BP/UP
OUTMOD
SLEEP
CH1/CH2
SDATA Fig. 5, 6
SCLK Fig. 5, 6
SSH/SDL Fig. 5, 6
7
6
5
4
3
2
R22
68
C17
TRK1 Fig. 6
TRK2 Fig. 6
CH1/CH2 Fig. 5
R9
47k
R31
68
R30
50
See
Fig. 2
See
Fig. 2
SCKMOD
Figure 4. ADC Connections
8.192 MHz
1.6 MHz
Y1
10 pF
30 pF
C8
10 pF
30 pF
C9
CDB
5101A
CDB
5102A
OSCILLATOR
COMPONENT
VALUES
CDB5101A/5102A
40
DS45DB3
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