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参数资料
| 型号： | M30623F8PGP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 24 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 14 X 14 MM, 0.65 MM PITCH, PLASTIC, QFP-80 |
| 文件页数： | 71/104页 |
| 文件大小： | 1313K |
| 代理商： | M30623F8PGP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页当前第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页
5. Electrical Characteristics
Rev.2.41
Jan 10, 2006
Page 67 of 96
REJ03B0001-0241
VCC1=VCC2=3V
Timing Requirements
(VCC1 = VCC2 = 3V, VSS = 0V, at Topr =
20 to 85°C / 40 to 85°C unless otherwise specified)
NOTES:
1. The condition is VCC1=VCC2=2.7 to 3.0V.
2. Calculated according to the VCC1 voltage as follows:
[ns]
3. Calculated according to the VCC1 voltage as follows:
[ns]
4. Calculated according to the VCC1 voltage as follows:
[ns]
NOTES:
1. Calculated according to the BCLK frequency as follows:
2. Calculated according to the BCLK frequency as follows:
n is ”2” for 1-wait setting, “3” for 2-wait setting and “4” for 3-wait setting.
3. Calculated according to the BCLK frequency as follows:
n is “2” for 2-wait setting, “3” for 3-wait setting.
Table 5.32
External Clock Input (XIN input)(1)
Symbol
Parameter
Standard
Unit
Min.
Max.
tc
External Clock Input Cycle Time
ns
tw(H)
External Clock Input HIGH Pulse Width
ns
tw(L)
External Clock Input LOW Pulse Width
ns
tr
External Clock Rise Time
ns
tf
External Clock Fall Time
ns
Table 5.33
Memory Expansion Mode and Microprocessor Mode
Symbol
Parameter
Standard
Unit
Min.
Max.
tac1(RD-DB)
Data Input Access Time (for setting with no wait)
ns
tac2(RD-DB)
Data Input Access Time (for setting with wait)
ns
tac3(RD-DB)
Data Input Access Time (when accessing multiplex bus area)
ns
tsu(DB-RD)
Data Input Setup Time
50
ns
tsu(RDY-BCLK)
RDY Input Setup Time
40
ns
tsu(HOLD-BCLK) HOLD Input Setup Time
50
ns
th(RD-DB)
Data Input Hold Time
0
ns
th(BCLK-RDY)
RDY Input Hold Time
0
ns
th(BCLK-HOLD)
HOLD Input Hold Time
0
ns
10 6
–
20
VCC2
44
–
×
----------------------------------------
10
6
–
20
VCC1
44
–
×
----------------------------------------
0.4
×
10
–
VCC1
45
+
×
0.5x10
9
fBCLK
()
------------------------60 ns
[]
–
n0.5
–
()x10
9
fBCLK
()
------------------------------------
60 ns
[]
–
n0.5
–
()x10
9
fBCLK
()
------------------------------------
60 ns
[]
–
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