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参数资料
| 型号： | M34552M8H-XXXFP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PQFP48 |
| 封装： | 7 X 10 MM, 0.65 MM PITCH, PLASTIC, QFP-48 |
| 文件页数： | 11/143页 |
| 文件大小： | 0K |
| 代理商： | M34552M8H-XXXFP |
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8: REGISTERS
1-96
EPSON
S1D13505F00A HARDWARE FUNCTIONAL
SPECIFICATION (X23A-A-001-12)
Optimal DRAM Timing
The following table contains the optimally programmed values of NRC, NRP, and NRCD
for different DRAM types, at maximum MCLK frequencies.
bits 1–0
Reserved
This reserved bit must be set to 0.
bit 7
Display FIFO Disable
When this bit = 1 the display FIFO is disabled and all data outputs are forced to zero (i.e.,
the screen is blanked). This accelerates screen updates by allocating more memory band-
width to CPU accesses.
When this bit = 0 the display FIFO is enabled.
Note: For further performance increase in dual panel mode disable the half frame buffer (see
“Miscellaneous Registers”) and disable the cursor (see “Ink/Cursor Registers”).
bits 6–5
CPU to Memory Wait State Bits [1:0]
These bits are used to optimize the handshaking between the host interface and the mem-
ory controller. The bits should be set according to the relationship between BCLK and
MCLK – see the table below where TB and TM are the BCLK and MCLK periods respec-
tively.
bits 4-0
Display FIFO Threshold Bits [4:0]
These bits specify the display FIFO depth required to sustain uninterrupted display
fetches. When these bits are all 0s, the display FIFO depth is calculated automatically.
These bits should always be set to 0, except in the following congurations:
Landscape mode at 15/16 bpp (with MCLK=PCLK),
Portrait mode at 8/16 bpp (with MCLK=PCLK).
When in the above congurations, a value of 1Bh should be used.
Table 8-15 Optimal NRC, NRP, and NRCD Values at Maximum MCLK Frequency
DRAM Type
DRAM Speed
(ns)
TM
(ns)
NRC
(#MCLK)
NRP
(#MCLK)
NRCD
(#MCLK)
EDO
50
25
4
1.5
2
60
30
4
1.5
2
70
33
5
2
FPM
60
40
4
1.5
2
70
50
3
1.5
1
Performance Enhancement Register 1
REG[23h]
RW
Display FIFO
Disable
CPU to Mem-
ory Wait State
Bit 1
CPU to Mem-
ory Wait State
Bit 0
Display FIFO
Threshold
Bit 4
Display FIFO
Threshold
Bit 3
Display FIFO
Threshold
Bit 2
Display FIFO
Threshold
Bit 1
Display FIFO
Threshold
Bit 0
Table 8-16 Minimum Memory Timing Selection
Wait State Bits [1:0]
Condition
00
no restrictions (default)
01
2TM - 4ns > TB
10
undened
11
undened
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