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参数资料
| 型号： | M37272MFH-XXXSP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8.1 MHz, MICROCONTROLLER, PDIP42 |
| 封装： | 0.600 INCH, 1.78 MM PITCH, PLASTIC, SDIP-42 |
| 文件页数： | 79/131页 |
| 文件大小： | 1297K |
| 代理商： | M37272MFH-XXXSP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页当前第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页
51
SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER with CLOSED CAPTION DECODER
and ON-SCREEN DISPLAY CONTROLLER
M37272M6H/M8H/MAH/MFH–XXXSP/FP
M37272E8SP/FP, M37272EFSP/FP
MITSUBISHI MICROCOMPUTERS
Rev. 1.0
Figures 8.10.4 and 8.10.5 the data slicer control registers.
Fig. 8.10.4 Data Slicer Control Register 1
Fig. 8.10.5 Data Slicer Control Register 2
b7b6b5b4b3b2b1 b0
Data slicer control register 1(DSC1) [Address 00E016]
Data Slicer Control Register 1
00
RW
0R W
2Reference clock source
selection bit (DSC12)
0: Video signal
1: HSYNC signal
0R W
0
RW
11
0: Stopped
1: Operating
Data slicer and timing signal
generating circuit control bit (DSC10)
Fix these bits to “0.”
3, 4
00 0
10: F2
1: F1
Selection bit of data slice reference
voltage generating field (DSC11)
Fix these bits to “1.”
5, 6
Definition of fields 1 (F1) and 2 (F2)
Hsep
Vsep
F1:
Hsep
Vsep
F2:
B
After reset R W
NameFunctions
0R W
Fix this bit to “0.”
7
b7 b6 b5 b4 b3 b2 b1 b0
Data slicer control register 2 (DSC2) [Address 00E116]
R W
Data Slicer Control Register 2
0
Indeterminate R —
1
0
R W
Indeterminate R —
01
0: Data is not latched yet
and a clock-run-in is not
determined.
1: Data is latched and a
clock-run-in is determined.
Caption data latch
completion flag 1
(DSC20)
Fix this bit to “1.”
2
Read-only
Test bit
30: F2
1: F1
Field determination
flag(DSC23)
40: Method (1)
1: Method (2)
Vertical synchronous signal
(Vsep) generating method
selection bit (DSC24)
0
R W
50: Match
1: Mismatch
V-pulse shape
determination flag (DSC25)
Indeterminate R —
6
0
R W
Fix this bit to “o.”
B
After reset
Functions
Name
Definition of fields 1 (F1) and 2 (F2)
Hsep
Vsep
F1:
Hsep
Vsep
F2:
R —
7
Read-only
Test bit
Indeterminate
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