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参数资料
| 型号： | M37902F8CHP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件页数： | 517/556页 |
| 文件大小： | 3722K |
| 代理商： | M37902F8CHP |
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CONNECTION WITH EXTERNAL DEVICES
7902 Group User’s Manual
3-8
Bit name
Bit
Processor mode register 0 (Address 5E16)
Function
At reset
R/W
Processor mode bits
External bus cycle select bit 0
(Note 2)
Interrupt priority detection time
select bits
Software reset bit
Clock
φ1 output select bit
b7 b6 b5 b4 b3 b2 b1 b0
Notes 1: When the Vss-level voltage is applied to pin MD0, this bit is “0”; when the Vcc-level voltage is applied to pin MD0, this bit
is “1.” (Fixed to “1.”)
2: These bits are valid for the external area except for area CSi. Regardless of these bits’ contents, the bus cycle of area CSi
is decided by the corresponding area CSi bus cycle select bits 0, 1 (bits 0, 1 at addresses 8016, 8216, 8416, 8616, and bit 3
at addresses 8116, 8316, 8516, 8716).
3: When the Vss-level voltage is applied to pin MD0, this bit is “0”; when the Vcc-level voltage is applied to pin MD0, this bit
is “1.”
0 0 : Single-chip mode
0 1 : Memory expansion mode
1 0 : Microprocessor mode
1 1 : Do not select.
b1 b0
0 0 : 7 cycles of fsys
0 1 : 4 cycles of fsys
1 0 : 2 cycles of fsys
1 1 : Do not select.
b5 b4
The microcomputer is reset by writing “1” to this
bit. The value is “0” at reading.
0 :
φ1 output is disabled. (P41 functions as a
programmable I/O port pin.)
1 :
φ1 output is enabled. (P41 functions as a clock φ1
output pin.)
0
1
2
3
4
5
6
7
0
(Note 1)
0
1
0
(Note 3)
RW
WO
RW
0 0 : 1
φ + 1φ
0 1 : 1
φ + 2φ
1 0 : 1
φ + 3φ
1 1 : 2
φ + 2φ
b2
b3
0 0 : 2
φ + 3φ
0 1 : 2
φ + 4φ
1 0 : 3
φ + 3φ
1 1 : 3
φ + 4φ
b2
b3
(External bus cycle select
bit 1 = 0)
(External bus cycle select
bit 1 = 1)
3.2.1 Related registers
The related registers are explained below.
(1) Processor mode register 0
Figure 3.2.1 shows the structure of the processor mode register 0.
Fig. 3.2.1 Structure of processor mode register 0
s External bus cycle select bit 0 (bits 2, 3)
The combination of this bit and the external bus cycle select bit 1 (bit 0 at address 5F16) selects
the bus cycle at access to the external areas except for areas CS0–CS3. (Refer to section “3.2.2
External bus operations.”)
3.2 Chip select wait controller
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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