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参数资料
型号： M4A5-96/48-10VNC
厂商： Lattice Semiconductor Corporation
文件页数： 32/62页
文件大小： 0K
描述： IC CPLD 96MACRO 100TQFP
标准包装： 450
系列： ispMACH® 4A
可编程类型： 系统内可编程
最大延迟时间 tpd(1)： 10.0ns
电压电源 - 内部： 4.75 V ~ 5.25 V
宏单元数： 64
输入/输出数： 48
工作温度： 0°C ~ 70°C
安装类型： 表面贴装
封装/外壳： 100-LQFP
供应商设备封装： 100-TQFP（14x14）
包装： 托盘
其它名称： 220-1853
M4A5-96/48-10VNC-ND
38
ispMACH 4A Family
ispMACH 4A TIMING PARAMETERS OVER OPERATING RANGES1
-5
-55
-6
-65
-7
-10
-12
-14
Unit
Min Max Min Max Min Max Min Max Min Max Min Max Min Max Min Max
Combinatorial Delay:
tPDi
Internal combinatorial propagation
delay
3.5
4.0
4.3
4.5
5.0
7.0
9.0
11.0
ns
tPD
Combinatorial propagation delay
5.0
5.5
6.0
6.5
7.5
10.0
12.0
14.0
ns
Registered Delays:
tSS
Synchronous clock setup time, D-type
register
3.0
3.5
5.0
5.5
7.0
10.0
ns
tSST
Synchronous clock setup time, T-type
register
4.0
6.0
6.5
8.0
11.0
ns
tSA
Asynchronous clock setup time, D-type
register
2.5
3.0
3.5
4.0
5.0
8.0
ns
tSAT
Asynchronous clock setup time, T-type
register
3.0
3.5
4.5
5.0
6.0
9.0
ns
tHS
Synchronous clock hold time
0.0
ns
tHA
Asynchronous clock hold time
2.5
3.0
3.5
4.0
5.0
8.0
ns
tCOSi Synchronous clock to internal output
2.5
2.8
3.0
3.5
ns
tCOS
Synchronous clock to output
4.0
4.5
5.0
5.5
6.0
6.5
ns
tCOAi Asynchronous clock to internal output
5.0
6.0
8.0
10.0
12.0
ns
tCOA
Asynchronous clock to output
6.5
6.8
7.0
8.5
11.0
13.0
15.0
ns
Latched Delays:
tSSL
Synchronous latch setup time
4.0
4.5
6.0
7.0
8.0
10.0
ns
tSAL
Asynchronous latch setup time
3.0
3.5
4.0
5.0
8.0
ns
tHSL
Synchronous latch hold time
0.0
ns
tHAL
Asynchronous latch hold time
3.0
3.5
4.0
5.0
8.0
ns
tPDLi Transparent latch to internal output
5.5
5.8
6.0
7.5
9.0
11.0
12.0
ns
tPDL
Propagation delay through transparent
latch to output
7.0
7.5
8.0
10.0
12.0
14.0
15.0
ns
tGOSi Synchronous gate to internal output
3.0
3.5
4.5
7.0
8.0
ns
tGOS
Synchronous gate to output
4.5
4.8
5.0
6.0
7.5
10.0
11.0
ns
tGOAi Asynchronous gate to internal output
6.0
8.5
10.0
13.0
15.0
ns
tGOA Asynchronous gate to output
7.5
7.8
8.0
11.0
13.0
16.0
18.0
ns
Input Register Delays:
tSIRS Input register setup time
1.5
2.0
ns
tHIRS Input register hold time
2.5
3.0
4.0
ns
tICOSi Input register clock to internal feedback
3.0
3.5
4.5
6.0
ns
Input Latch Delays:
tSIL
Input latch setup time
1.5
2.0
ns
tHIL
Input latch hold time
2.5
3.0
4.0
ns
tIGOSi Input latch gate to internal feedback
3.5
3.8
4.0
5.0
ns
tPDILi
Transparent input latch to internal
feedback
1.5
2.0
ns
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