- 您现在的位置：买卖IC网 > PDF目录379298 > M68ADP912DG128PV (Motorola, Inc.) The MC68HC912DT128A microcontroller unit (MCU) is a 16-bit device composed of standard on-chip peripherals including a 16-bit central processing unit PDF资料下载
参数资料
| 型号： | M68ADP912DG128PV |
| 厂商： | Motorola, Inc. |
| 英文描述： | The MC68HC912DT128A microcontroller unit (MCU) is a 16-bit device composed of standard on-chip peripherals including a 16-bit central processing unit |
| 中文描述： | 该MC68HC912DT128A微控制器单元（MCU）是一个16位设备的标准组成的片上外设包括一个16位中央处理单元 |
| 文件页数： | 435/478页 |
| 文件大小： | 2453K |
| 代理商： | M68ADP912DG128PV |
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Electrical Specifications
Tables of Data
MC68HC912DT128A — Rev 4.0
Technical Data
MOTOROLA
Electrical Specifications
435
Table 21-14. Multiplexed Expansion Bus Timing
V
DD
=
5.0 Vdc
±
10%, V
SS
=
0 Vdc, T
A
=
T
L
to T
H
, unless otherwise noted
Num
Characteristic
(1), (2), (3), (4)
1. All timings are calculated for normal port drives.
2. Crystal input is required to be within 45% to 55% duty.
3. Reduced drive must be off to meet these timings.
4. Unequalled loading of pins will affect relative timing numbers.
5. This characteristic is affected by clock stretch.
Add N
×
t
cyc
where N = 0, 1, 2, or 3, depending on the number of clock stretches.
6. Without TAG enabled.
Delay
Symbol
8 MHz
Min
0.004
Unit
Max
8.0
Frequency of operation (E-clock frequency)
Cycle timet
cyc
=
1
/
f
o
Pulse width, E lowPW
EL
=
t
cyc
/
2
+
delay
Pulse width, E high
(5)
PW
EH
=
t
cyc
/
2
+
delay
Address delay timet
AD
=
t
cyc
/
4
+
delay
Address valid time to ECLK riset
AV
=
PW
EL
t
AD
Multiplexed address hold timet
MAH
=
t
cyc
/
4
+
delay
Address Hold to Data Valid
Data Hold to High Zt
DHZ
=
t
AD
20
Read data setup time
f
o
MHz
μ
s
1
—
2
t
cyc
PW
EL
PW
EH
t
AD
t
AV
t
MAH
t
AHDS
t
DHZ
t
DSR
t
DHR
t
DDW
t
DHW
t
DSW
t
RWD
t
RWV
t
RWH
t
LSD
0.125
250
2
60
ns
3
2
60
ns
5
14
45
ns
7
—
16
15
ns
8
15
ns
9
—
5
ns
10
—
20
ns
11
—
38
ns
12
Read data hold time
Write data delay timet
DDW
=
t
cyc
/
4
+
delay
Write data hold timet
DHW
=
t
cyc
/
4
+
delay
Write data setup time
(5)
t
DSW
=
PW
EH
t
DDW
Read/write delay timet
RWD
=
t
cyc
/
4
+
delay
Read/write valid time to E riset
RWV
=
PW
EL
t
RWD
Read/write hold timet
RWH
=
t
cyc
/
4
+
delay
Low strobe
(6)
delay timet
LSD
=
t
cyc
/
4
+
delay
Low strobe
(6)
valid time to E riset
LSV
=
PW
EL
t
LSD
Low strobe
(6)
hold timet
LSH
=
t
cyc
/
4
+
delay
Address access time
(5)
t
ACCA
=
t
cyc
t
AD
t
DSR
Access time from E rise
(5)
t
ACCE
=
PW
EH
t
DSR
DBE delay from ECLK rise
(5)
t
DBED
=
t
cyc
/
4
+
delay
DBE valid timet
DBE
=
PW
EH
t
DBED
DBE hold time from ECLK fall
—
0
ns
13
14
11
45
ns
14
20
ns
15
—
15
ns
16
19
50
ns
17
—
2
6
10
ns
18
5
ns
19
26
57
ns
20
—
t
LSV
3
ns
21
2
6
t
LSH
5
ns
22
—
t
ACCA
26
ns
23
—
t
ACCE
22
ns
24
20
t
DBED
t
DBE
t
DBEH
51
ns
25
—
9
ns
26
0
10
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