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参数资料
| 型号： | M7040N |
| 厂商： | 意法半导体 |
| 英文描述： | 64K x 72-bit Entry NETWORK PACKET SEARCH ENGINE |
| 中文描述： | 64K的× 72位的网络数据包进入搜索引擎 |
| 文件页数： | 17/159页 |
| 文件大小： | 1088K |
| 代理商： | M7040N |
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M7040N
Table 7. AC Timing Parameters with CLK2X
Note: 1. Valid for Ambient Operating Temperature: T
A
= 0 to 70
°
C; V
DD
= 1.5V.
2. Values are based on 50% signal levels.
3. Based on an AC load of CL = 30pF (see Figure 5, Figure 6, and Figure 7, page 13).
4. These parameters are sampled and not 100% tested, and are based on an AC load of 5pF.
Row
Sym
M7040N-
066
M7040N-
083
M7040N-
100
Unit
Description
(1)
(V
DDQ
=
3.3V, 2.5V)
(V
DDQ
=
3.3V, 2.5V,
1.8V)
(V
DDQ
=
3.3V, 2.5V)
Min
Max
Min
Max
Min
Max
1
f
CLOCK
40
133
40
166
40
200
MHz CLK2X frequency
2
t
CLOK
0.5
0.5
0.5
ms
PLL lock time
3
t
CKHI
3.0
2.4
2.0
ns
CLK2X high pulse
(2)
4
t
CKLO
3.0
2.4
2.0
ns
CLK2X low pulse
(2)
5
t
ISCH
2.5
1.8
1.5
ns
Input Setup Time to CLK2X rising edge
(2)
6
t
IHCH
0.6
0.6
0.5
ns
Input Hold Time to CLK2X rising edge
(2)
7
t
ICSCH
4.2
3.5
3.0
ns
Cascaded Input Setup Time to CLK2X rising
edge
(2)
8
t
ICHCH
0.6
0.6
0.5
ns
Cascaded Input Hold Time to CLK2X rising edge
(2)
9
t
CKHOV
8.5
7.0
6.5
ns
Rising edge of CLK2X to LHO, FULO, BHO, FULL
valid
(3)
10
t
CKHDV
9.0
7.5
7.0
ns
Rising edge of CLK2X to DQ valid
(3)
11
t
CKHDZ
8.5
7.0
6.5
ns
Rising edge of CLK2X to DQ high-Z
(4)
12
t
CKHSV
9.0
7.5
7.0
ns
Rising edge of CLK2X to SRAM bus valid
(3)
13
t
CKHSHZ
6.5
6.0
5.5
ns
Rising edge of CLK2X to SRAM bus high-Z
(4)
14
t
CKHSLZ
7.0
6.5
6.0
ns
Rising edge of CLK2X to SRAM bus low-Z
(4)
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