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参数资料
| 型号： | MAX19515ETM+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 13/35页 |
| 文件大小： | 0K |
| 描述： | IC ADC 10BIT 65MSPS DUAL 48TQFN |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 43 |
| 位数： | 10 |
| 采样率（每秒）： | 65M |
| 数据接口： | 串行，并联 |
| 转换器数目： | 2 |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-WFQFN 裸露焊盘 |
| 供应商设备封装： | 48-TQFN-EP（7x7） |
| 包装： | 托盘 |
| 输入数目和类型： | 4 个单端，单极；2 个差分，单极 |
| 产品目录页面： | 1398 (CN2011-ZH PDF) |
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MAX19515
Dual-Channel, 10-Bit, 65Msps ADC
20
______________________________________________________________________________________
Data/DCLK Timing (03h)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
DA_BYPASS
DLY_HALF_T
DCLKTIME_2
DCLKTIME_1
DCLKTIME_0
DTIME_2
DTIME_1
DTIME_0
Bit 7
DA_BYPASS: Data aligner bypass
0 = Nominal
1 = Bypasses data aligner delay line to minimize output data latency with respect to the input clock.
Rising clock to data transition is approximately 6ns with DTIME = 000b settings (default)
Bit 6
DLY_HALF_T: Data and DCLK delayed by T/2
0 = Normal, no delay (default)
1 = Delays data and DCLK outputs by T/2
Disabled in MUX data bus mode
Bit 5, 4, 3
DCLKTIME_2, DCLKTIME_1, DCLKTIME_0: DCLK timing adjust (controls both channels)
000 = Nominal (default)
001 = +T/16
010 = +2T/16
011 = +3T/16
100 = Reserved, do not use
101 = -1T/16
110 = -2T/16
111 = -3T/16
Bit 2, 1, 0
DTIME_2, DTIME_1, DTIME_0: Data timing adjust (controls both channels)
000 = Nominal (default)
001 = +T/16
010 = +2T/16
011 = +3T/16
100 = Reserved, do not use
101 = -1T/16
110 = -2T/16
111 = -3T/16
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