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参数资料
| 型号： | MAX3625BEUG+T |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 8/10页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GENERATOR PREC 24TSSOP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 2,500 |
| 类型： | 时钟发生器，扇出配送，多路复用器 |
| PLL： | 带旁路 |
| 输入： | LVCMOS，晶体 |
| 输出： | LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:3 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 318.75MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-TSSOP（0.173"，4.40mm）裸露焊盘 |
| 供应商设备封装： | 24-TSSOP 裸露焊盘 |
| 包装： | 带卷 (TR) |
MAX3625B
Low-Jitter, Precision Clock
Generator with Three Outputs
_______________________________________________________________________________________
7
Table 1. Output Frequency Determination
CRYSTAL OR
CMOS INPUT
FREQUENCY
(MHz)
FEEDBACK
DIVIDER, M
VCO
FREQUENCY
(MHz)
OUTPUT
DIVIDER,
NA AND NB
OUTPUT
FREQUENCY
(MHz)
APPLICATIONS
2
312.5
4
156.25
5
125
25
625
10
62.5
Ethernet
25.78125
25
644.53125
4
161.132812
10Gbps Ethernet
2
312.5
4
156.25
5
125
26.04166
24
625
10
62.5
Ethernet
2
318.75
26.5625
24
637.5
4
159.375
10G Fibre Channel
LVPECL Drivers
The high-frequency outputs—QA, QB0, and QB1—are
differential PECL buffers designed to drive transmission
lines terminated with 50
Ω to VCC - 2.0V. The maximum
operating frequency is specified up to 320MHz. The
outputs can be disabled, if not used. The outputs go to
a logic 0 when disabled.
Reset Logic/POR
During power-on, a power-on reset (POR) signal is gen-
erated to synchronize all dividers. An external master
reset (MR) signal is not required.
Applications Information
Power-Supply Filtering
The MAX3625B is a mixed analog/digital IC. The PLL
contains analog circuitry susceptible to random noise.
In addition to excellent on-chip power-supply noise
rejection, the MAX3625B provides a separate power-
supply pin, VCCA, for the VCO circuitry. Figure 1 illus-
trates the recommended power-supply filter network for
VCCA. The purpose of this design technique is to
ensure a clean power supply to the VCO circuitry and
to improve the overall immunity to power-supply noise.
This network requires that the power supply is +3.3V
±5%. Decoupling capacitors should be used on all
supply pins for best performance.
Output Divider Configuration
Table 2 shows the input settings required to set the out-
put dividers. Note that when the MAX3625B is in
bypass mode (BYPASS set low), the output dividers are
automatically set to divide by 1.
PLL Divider Configuration
Table 3 shows the input settings required to set the PLL
feedback divider.
Table 2. Output Divider Configuration
INPUT
SELA1/SELB1
SELA0/SELB0
NA/NB DIVIDER
0
÷10
0
1
÷2
1
0
÷4
1
÷5
Table 3. PLL Divider Configuration
FB_SEL INPUT
M DIVIDER
0
÷25
1
÷24
相关PDF资料 |
PDF描述 |
|---|---|
| MAX3645EEE+T | IC AMP LIMITING 16-QSOP |
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相关代理商/技术参数 |
参数描述 |
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| MAX3625CUG+ | 功能描述:时钟发生器及支持产品 Not Available From Mouser RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| MAX3625CUG+T | 功能描述:时钟发生器及支持产品 Not Available From Mouser RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| MAX3625EVKIT+ | 功能描述:时钟发生器及支持产品 Not Available From Mouser RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| MAX3627CTJ+ | 功能描述:时钟发生器及支持产品 Low Jitter Precision w/Four Outputs RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
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