参数资料
| 型号： | MAX5316GTG+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 32/33页 |
| 文件大小： | 0K |
| 描述： | IC DAC 16BIT SPI 24TQFN |
| 产品培训模块： | Obsolescence Mitigation Program |
| 标准包装： | 60 |
| 设置时间： | 3µs |
| 位数： | 16 |
| 数据接口： | DSP，MICROWIRE?，QSPI?，串行，SPI? |
| 转换器数目： | 1 |
| 电压电源： | 模拟和数字，双 ± |
| 功率耗散（最大）： | 2.29W |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-VFQFN 裸露焊盘 |
| 供应商设备封装： | 24-TQFN-EP（4x5） |
| 包装： | 管件 |
| 输出数目和类型： | 1 电压，单极；1 电压，双极 |
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8
MAX5316
16-Bit, ±1 LSB Accuracy Voltage Output
DAC with SPI Interface
DIGITAL INTERFACE ELECTRICAL CHARACTERISTICS (continued)
(VAVDD_ = 5V, VDDIO = 2.7V to 5.5V, VAVSS = -1.25V, VREF = 4.096V, RL = 10kω, TC/SB = M/Z, CREFO = 100pF, CL = 100pF,
CBYPASS = 1F, TA = -40°C to +105°C, unless otherwise noted. Typical values are at TA = +25°C.) (Note 2)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
TIMING CHARACTERISTICS
Serial Clock Frequency
fSCLK
Stand-alone, write mode
50
MHz
Stand-alone read mode and daisy-
chained read and write modes (Note 5)
12.5
SCLK Period
tCP
Stand-alone, write mode
20
ns
Stand-alone read mode and daisy-
chained read and write modes
80
SCLK Pulse Width High
tCH
40% duty cycle
8
ns
SCLK Pulse Width Low
tCL
40% duty cycle
8
ns
CS Fall to SCLK Fall Setup Time
tCSSO
First SCLK
falling edge
Stand-alone, write
mode
8
ns
Stand-alone read
mode and daisy-
chained read and
write modes
28
CS Fall to SCLK Fall Hold Time
tCSH0
Inactive falling edge preceding first falling
edge
0
ns
SCLK Fall to CS Rise Hold Time
tCSH1
24th falling edge
2
ns
DIN to SCLK Fall Setup Time
tDS
5
ns
DIN to SCLK Fall Hold Time
tDH
4.5
ns
SCLK Rise to DOUT Settle Time
tDOT
CL = 20pF (Note 6)
32
ns
SCLK Rise to DOUT Hold Time
tDOH
CL = 0pF (Note 6)
2
ns
SCLK Fall to DOUT Disable Time
tDOZ
24th active edge deassertion
2
30
ns
CS Fall to DOUT Enable
tDOE
Asynchronous assertion
2
30
ns
CS Rise to DOUT Disable
tCSDOZ
Stand-alone, aborted sequence
35
ns
Daisy-chained, aborted sequence
20
SCLK Fall to READY Fall
tCRF
24th falling-edge assertion, CL = 20pF
30
ns
SCLK Fall to READY Hold
tCRH
24th falling-edge assertion, CL = 0pF
2
ns
SCLK Fall to BUSY Fall
tCBF
BUSY assertion
5
ns
CS Rise to READY Rise
tCSR
CL = 20pF
35
ns
CS Rise to SCLK Fall
tCSA
24th falling edge, aborted sequence
20
ns
CS Pulse Width High
tCSPW
Stand alone
20
ns
SCLK Fall to CS Fall
tCSF
24th falling edge
100
ns
LDAC Pulse Width
tLDPW
20
ns
LDAC Fall to SCLK Fall Hold
tLDH
Last active falling edge
20
ns
RST Pulse Width
tRSTPW
20
ns
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