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参数资料
| 型号： | MAX9257AGCM/V+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 45/53页 |
| 文件大小： | 0K |
| 描述： | IC SERDE PROG UART/I2C 48TQFP |
| 标准包装： | 250 |
| 系列： | * |
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Maxim Integrated Products 5
MAX9257A/MAX9258A
Fully Programmable Serializer/Deserializer
with UART/I2C Control Channel
MAX9257A AC ELECTRICAL CHARACTERISTICS
(VCC_ = +3.0V to +3.6V, VCCIO = +1.71V to +3.6V, RL = 50I Q1%, TA = -40NC to +105NC, unless otherwise noted. Typical values are
at VCC_ = +3.3V, TA = +25NC.) (Notes 5, 9)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
PCLKIN TIMING REQUIREMENTS
Clock Period
tT
14.28
200.00
ns
Clock Frequency
fCLK
1/tT
5
70
MHz
Clock Duty Cycle
DC
tHIGH/tT or tLOW/tT
35
50
65
%
Clock Transition Time
tR, tF
(Figure 7)
4
ns
SWITCHING CHARACTERISTICS
LVDS Output Rise Time
tR
20% to 80% (Figure 4)
315
370
ps
LVDS Output Fall Time
tF
20% to 80% (Figure 4)
315
370
ps
Control Transceiver Transition
Time
tR1A, tF1A
20% to 80% (Figure 16)
642
970
1390
ps
tR2, tF2
810
1140
1420
tR1B, tF1B
290
386
490
Input Setup Time
tS
(Figure 5)
0
ns
Input Hold Time
tH
(Figure 5)
3
ns
Parallel-to-Serial Delay
tPSD1
Spread off (Figure 6)
(4.55 x tT)
+ 11
ns
tPSD2
Q
4% spread
(36.55 x tT)
+ 11
PLL Lock Time
tLOCK
Combined FPLL and SPLL; PCLK_IN stable
32,768
x tT
ns
Random Jitter
tRJ
420MHz LVDS output, spread off,
FPLL = bypassed
12
ps
(RMS)
Deterministic Jitter
tDJ
218 - 1 PRBS, SRATE = 840Mbps, 18 bits,
no spread
142
ps (P-P)
SCL/TX, SDA/RX
Rise Time
tRS
0.3 x VCCIO to 0.7 x
VCCIO, CL = 30pF
RPULLUP = 10kI
400
ns
RPULLUP = 1.6kI
60
Fall Time
tFS
0.7 x VCCIO to 0.3 x VCCIO, CL = 30pF
40
ns
Pulse Width of Spike Suppressed
in SDA
tSPK
95kbps to 400kbps
100
ns
400kbps to 1000kbps
50
1000kbps to 4250kbps
10
DC to 10Mbps (bypass mode)
10
Data Setup Time
tSETUP
400kbps
100
ns
4.25Mbps, CL = 10pF
60
Data Hold Time
tHOLD
400kbps
100
ns
4.25Mbps, CL = 10pF
0
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