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参数资料
| 型号： | MB89PV570 |
| 厂商： | Fujitsu Limited |
| 英文描述： | F2MC-8L 8-BIT MICROCONTROLLER |
| 中文描述： | F2MC - 604 8位微控制器 |
| 文件页数： | 413/563页 |
| 文件大小： | 7081K |
| 代理商： | MB89PV570 |
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393
15.6 Operation of the I
2
C
I
Start Condition
When the master is not connected to the bus (the logic of SCL and SDA is "H") in states where
the bus is released, the master generates a start condition. As indicated in Figure 15.6-1 "Data
Transfer Example", a start condition is generated when the SDA line is changed from "H" to "L"
in states where SCL is at the "H" level. At this time, new data transfer starts and master/slave
operation starts. The two methods for generating a start condition are shown as follows.
Writing "1" to the IBCR: MSS bit in states where the I
2
C bus is not used (IBCR: MSS = 0,
IBSR: BB = 0, IBCR: INT = 0, IBSR: AL = 0). Thereafter, IBSR: BB is set to "1" to indicate
bus busy.
Writing "1" to the IBCR: SCC bit in interrupt states in bus master mode (IBCR: MSS = 1,
IBSR: BB = 1, IBCR: INT = 1, IBSR: AL = 0) and generates a repeated start condition.
Even if "1" is written to the IBCR: MSS bit or "1" is written to the IBCR: SCC bit under conditions
other than the above conditions, it is ignored. If "1" is written to the IBCR: MSS bit when
another system is using the bus (in idle state), the IBSR: AL bit is set to "1".
I
Addressing
In master mode, the BB and TRX bits in the IBSR register are set to 1 after a start condition is
generated and the contents of the IDAR register in the slave address are output from the MSB
in turn. This address data consists of 8-bits with a seven-bit slave address, followed by a R/W
bit indicating the data transfer direction (Bit 0 in IDAR).
After the address data is transmitted, the master receives acknowledge from the slave. The
SDA line is set to "L" by the 9th clock and the master receives the acknowledge bit from the
receiving end (see Figure 15.6-1 "Data Transfer Example"). At this time, the R/W bit (IDAR: bit
0) is reversed and stored in the IBSR: TRX bit.
In slave mode, the BB and TRX bits in the IBSR register are set to "1" and "0", respectively,
after a start condition is detected and data from the master is received by the IDAR register.
After receiving the address data, the IDAR and IADR registers are compared. If the values
match, IBSR: AAS is set to "1" and acknowledge is transmitted to the master. Thereafter, bit 0
of the received data (bit 0 in the IDAR register) is stored in the IBSR: TRX bit.
I
Data Transfer
After addressing of the slave is achieved, data can be transmitted and received in byte units in
the direction determined by the R/W bit sent by the master.
Each byte output to the SDA line is fixed to 8-bits. As shown in Figure 15.6-1 "Data Transfer
Example", the receiving device transmits acknowledge to the transmitting device by stabilizing
the SDA line to the "L" level when the acknowledge clock pulse is "H". With the MSB at the
head, each bit of data is transmitted in one clock pulse. Each time a byte is transferred,
acknowledge must be transmitted and received. Therefore, 9 clock pulses are required to
transfer one complete data byte.
I
Acknowledge
Acknowledge is transmitted from the receiving end for the 9th clock of data byte transfer from
the transmitting end.
When data is received, the acknowledge bit can be enabled (IBCR: ACK = 1) or disabled (IBCR:
ACK = 0) with the IBCR: ACK bit.
When transmitting data, acknowledge from the receiving end is stored in the IBSR: LRB bit.
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