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参数资料
| 型号： | MB90F334APFF |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 24 MHz, MICROCONTROLLER, PQFP120 |
| 封装： | 14 X 14 MM, 1.70 MM HEIGHT, 0.40 MM PITCH, PLASTIC, LFQFP-120 |
| 文件页数： | 95/120页 |
| 文件大小： | 1210K |
| 代理商： | MB90F334APFF |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页当前第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页
MB90330A Series
76
15.
DMAC
DMAC is simple DMA with the function equal with EI2OS. It has 16 channels DMA transfer channels with the
following features.
Performs automatic data transfer between the peripheral resource (I/O) and memory
The program execution of CPU stops in the DMA start-up
Capable of selecting whether to increment the transfer source and destination addresses
DMA transfer is controlled by the DMA enable register, DMA stop status register, DMA status register, and
descriptor.
A STOP request is available for stopping DMA transfer from the resource.
Upon completion of DMA transfer, the flag bit corresponding to the transfer completed channel in the DMA
status register is set and a termination interrupt is output to the transfer controller.
Register list
(Continued)
DMA enable register upper (DERH)
DMA enable register lower (DERL)
DMA stop status register (DSSR)
DMA status register upper (DSRH)
DMA status register lower (DSRL)
DMA descriptor channel specification register (DCSR)
* : The DSSR is lower when the STP bit of DCSR in the DSSR is “0”.
The DSSR is upper when the STP bit of DCSR in the DSSR is “1”.
bit
Initial Value
Address : 0000ADH
00000000B
bit
Initial Value
Address : 0000ACH
00000000B
bit
Initial Value
Address : 0000A4H
00000000B
*
bit
Initial Value
Address : 00009DH
00000000B
bit
Initial Value
Address : 00009CH
00000000B
bit
Initial Value
Address : 00009BH
00000000B
( R/W )
15
14
13
12
11
10
9
8
EN14
( R/W )
EN15
EN13
EN12
EN11
EN10
EN9
EN8
( R/W )
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5
4
3
2
1
0
EN6
( R/W )
EN7
EN5
EN4
EN3
EN2
EN1
EN0
76
5
4
3
2
1
0
STP6
STP14
STP7
STP15
STP5
STP13
STP4
STP12
STP3
STP11
STP2
STP10
STP1
STP9
STP0
STP8
( R/W )
15
14
13
12
11
10
9
8
DTE14
DTE15
DTE13
DTE12
DTE11
DTE10
DTE9
DTE8
( R/W )
76
5
4
3
2
1
0
DTE6
( R/W )
DTE7
DTE5
DTE4
DTE3
DTE2
DTE1
DTE0
( R/W )
15
14
13
12
11
10
9
8
( R/W )
STP
DCSR3 DCSR2 DCSR1 DCSR0
Reserved Reserved Reserved
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