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参数资料
| 型号： | MB91F639ABGL |
| 厂商： | FUJITSU LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA144 |
| 封装： | 12 X 12 MM, 1.45 MM HEIGT, 0.80 MM PITCH, PLASTIC, PFBGA-144 |
| 文件页数： | 9/136页 |
| 文件大小： | 4123K |
| 代理商： | MB91F639ABGL |
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MB91635A Series
106
DS07-16909-2E
(7) Split Bus Access Read/Write Operation
(VCC
= AVCC = 2.7 V to 3.6 V, VSS = AVSS = 0 V, Ta = 40 °C to + 85 °C)
* : When the bus timing is delayed by an automatic wait insertion or RDY input, add the time (tCYC
× the number
of delay cycles added) to this rating.
Note: When the external load capacitance C = 50pF.
Parameter
Symbol
Pin name
Condi-
tions
Value
Unit
Remarks
Min
Max
AS delay time
tCHASL
SYSCLK,
AS
0.6
10
ns
tCHASH
CS0 to CS3 delay time
tCHCSL
SYSCLK,
CS0 to CS3
0.6
10
ns
tCHCSH
Address delay time
tCHAV
SYSCLK,
A23 to A00
0.6
10
ns
tCHAX
RD delay time
tCHRL
SYSCLK,
RD
0.6
10
ns
tCHRH
RD minimum pulse width
tRLRH
RD
tCYC
10
ns
*
Data setup
→ RD↑ time
tDSRH
RD,
D15 to D00
18
ns
RD
↑→ data hold time
tRHDH
0
ns
WR0, WR1 delay time
tCHWL
SYSCLK,
WR0, WR1
0.6
10
ns
tCHWH
WR0, WR1 minimum pulse
width
tWLWH
WR0, WR1
tCYC
10
ns
*
SYSCLK
↑→ Data output time
tCHDV
SYSCLK,
D15 to D00
0.6
15
ns
SYSCLK
↑→ Data hold time
tCHDX
0.6
15
ns
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